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  1. shumaguanxianshishizhong

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  2. 数码管显示时钟的VHDL源程序,在数码管上显示时钟信息。-VHDL Source Program of Numerical code Tube Demonstration
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1315
    • 提供者:杨波
  1. key_scan

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  2. verilog 键盘扫描,数码管显示程序,没有加消抖-verilog keyboard scanning, digital tube display program, there is no increase in consumer Buffeting
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:953
    • 提供者:robin
  1. decl7s

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  2. 共阴极七段数码管的译码程序,用VHDL程序编写-Seven-Segment LED common cathode of the decoding process, and VHDL programming
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:40256
    • 提供者:田怡
  1. bianma

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  2. 用FPGA做数码管编码器!只有用到7段,点没有用,内有仿真-FPGA control with digital encoder to do! Only use 7, Point of no use, there are simulation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:144968
    • 提供者:长飞
  1. Quartus

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  2. 1.七段数码管译码器 2.4人表决器 3.4进制加减法计数器~具有进位和借位功能-1. Seven-Segment LED Decoder 2.4 M 3.4 people voting machine counters ~ with addition and subtraction and by-bit binary function
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:689
    • 提供者:胡志伟
  1. shuoming

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  2. VHDL 开发一个七段数码管显示时钟,非常不错,欢迎分享下载.-VHDL IS VERY EASY.WELCOME LOAD
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:95260
    • 提供者:lijian
  1. dig_scan

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  2. 将AD采样的八位比特转化为十进制数值大小,并用数码管动态显示-The AD sample into the eight-bit decimal numerical size, and dynamic display with digital control
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1098
    • 提供者:
  1. loopdisp

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  2. 利用CPLD控制六个数码管动态显示所要显示的数值-CPLD to control the use of six LED dynamic display to display the numerical
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:1522
    • 提供者:
  1. dengjingdupinglvji

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  2. 设计一个用等精度测频原理的频率计。 频率测量范围1~9999; 其精度为 ; 用4位带小数点数码管显示其频率; 并且具有超量程、欠量程提示功能; -Such as the design of a precision frequency measurement using the principle of the frequency meter. Frequency measuring range 1 ~ 9999 its accuracy 4 with a dec
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:738
    • 提供者:离火
  1. vhdlexperiences

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  2. 计数器、频率计、优先编码器、数码管扫描电路、数据选择器-Counter, frequency meter, priority encoder, digital tube scanning circuits, data selector
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:887361
    • 提供者:mbstorm
  1. jtd1

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  2. 交通灯实现的源程序,可实现简单的交通灯控制,用七段数码管显示时间-The realization of the source of traffic lights, can be a simple traffic light control, with Seven-Segment LED Display Time
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:971
    • 提供者:老大
  1. Seven-Segment-LED

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  2. 七段数码管按键识别,按下1键显示1,按下2键显示2-Seven-Segment LED identification keys, press the 1 key to show the 1, press 2 to display 2
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-23
    • 文件大小:236216
    • 提供者:蔡宇佳
  1. watch

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  2. 用VHDL设计实现秒表功能:秒表功能包括开始/暂停键和清零键,精度要达到0.01秒,所以计数显示共有八个数码管,而每个数码管又有八个管脚,因此采用扫描显示的方法,减少管脚数量。时钟脉冲由最低位给入,采用异步方式驱动更高位的计数,时钟频率应该为100Hz,通过数码管显示,共有八个数码管,所以扫描频率应在100Hz的8倍以上。(付按键消抖代码)-VHDL design with a stopwatch functions: stopwatch features include Start/PAUSE
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:27292
    • 提供者:李月
  1. trafficlight

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  2. 设计一个十字路口的交通灯控制系统,用实验平台上的LED发光二极管显示车辆通过的方向(东西和南北各一组),用数码管显示该方向的剩余时间。要求:工作顺序为东西方向红灯亮45秒,前40秒南北方向绿灯亮,后5秒黄灯亮。然后南北方向红灯亮45秒,前40秒东西方向绿灯亮,后5秒黄灯亮。依次重复。有紧急事件时允许将某方向一直开绿灯或者开红灯,另外允许特定情况两方向均为红灯,车辆禁行,比如十字路口恶性交通事故时,东西,南北两个方向均有两位数码管适时显示该方向亮灯时间。-Function of the real
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:58883
    • 提供者:方小飞
  1. BCD

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  2. BCD数码管显示 在DE2平台上运行 quartus-BCD digital display in the DE2 platform quartus
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:57734
    • 提供者:johnson
  1. qda

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  2. 三路智力竞赛抢答器,利用VHDL设计抢答器的各个模块,并使用EDA 工具对各模块进行仿真验证。智力竞赛抢答器的设计分为四个模块:鉴别锁存模块;答题计时模块;抢答计分模块以及扫描显示模块。把各个模块整合后,通过电路的输入输出对应关系连接起来。设计成一个有如下功能的抢答器: (1)具有第一抢答信号的鉴别锁存功能。在主持人发出抢答指令后,若有参赛者按抢答器按钮,则该组指示灯亮,数码管显示出抢答者的组别。同时电路处于自锁状态,使其他组的抢答器按钮不起作用。 (2)具有计分功能。在初始状态时,主持
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:234821
    • 提供者:menglj
  1. SevenSegmentDisplay

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  2. VHDL预压7端数码管 利用不同的两种方法实现-7-end digital works two ways to achieve
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:854
    • 提供者:赵珑
  1. miaobiao

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  2. VHDL语言实现秒表并在共阴数码管上动态显示十进制数值-VHDL language stopwatch and digital control on a total of negative dynamic display decimal values
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:53397
    • 提供者:高天天
  1. 61EDA_D964

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  2. 4_4小键盘扫描+VHDL语言的,可以实现数码管显示,有译码功能-Scan 4_4 small keyboard+ VHDL language can be achieved digital display, a decoding function
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:185238
    • 提供者:随云
  1. StopWatch

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  2. Verilog 编写的 秒表程序,在数码管上显示,带有清0和暂停键-Stopwatch Implemented by Verilog hdl
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-24
    • 文件大小:584483
    • 提供者:洪磊
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