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搜索资源列表

  1. DDS

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  2. DDS的频率转换可以以近似认为是即时的,这是因为它的相位序列在时间上是离散的,在频率控制字改变之后,要经过一个时钟周期之后才能按照新的相位增量增加,所以也可以说它的频率转换时间就是频率控制字的传输时间,
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:2mb
    • 提供者:lqb
  1. maichongceliang

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  2. 对于已获得的脉冲包络采样序列,需测量的脉冲特征参数主要有:脉冲幅值(PA)、脉冲到达时间(TOA)和脉冲宽度(PW)。实际测量中,脉冲波形的形状是各种各样的,但其主要的参数有脉冲幅度、脉冲宽度、脉冲周期、脉冲占空比、脉冲前沿(上升时间)、脉冲后沿(下降时间)、脉冲上冲、脉冲下冲、脉冲下垂、脉冲顶部不平度等,脉冲参数的计量主要就是对这些参数进行计量。本程序包实现基于FPGA实现脉冲宽度和重复周期的测量。-Who have access to the pulse envelope sample se
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:4.62kb
    • 提供者:求学
  1. wahing-machine-VHDL-design

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  2. 简易全自动洗衣机控制器。该控制器由两大状态A和B组成,每个状态分三个子状态,每个状态分别由选择A和选择B控制。其中A为步进选择按纽,每步跳转一个子状态、B也为步进选择按纽,但每步选择B中的所有组合中的一种。当启动时,时间序列控制器按已选的B类子状态顺序执行。-use VHDL languerage fulfill the design of an automatic washing maching.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:1.04mb
    • 提供者:丁帅
  1. TimingSyn

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  2. MIMO_OFDM系统时间同步方法,基于CAZAC序列-MIMO_OFDM system time synchronization method based CAZAC sequence
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:15.19kb
    • 提供者:路内徐则臣
  1. spwm3

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  2. 通过0,1序列来产生所需SPWM信号,带死区时间。可通过该SPWM信号通过H桥式电路控制电流形状。-The time required to generate SPWM signals with dead by 0,1 sequence. By H-bridge circuit to control the current through the SPWM signal shape.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-16
    • 文件大小:3.72mb
    • 提供者:typ
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