搜索资源列表
frame_sync
- 帧同步模块的Veriolog源码。 在ModelSim下的一个工程。有测试文件。-frame synchronization module Veriolog source. The ModelSim of a project. A test document.
program_all
- 此文件里为我多年收集的子程序模块源代码，对于初学者很适用。用多种语句描叙，有常用的基本电路模块描叙。-this document for many years I collected subroutine module source code, the application for beginners. Using a variety of statements depicts a common basic circuit module depicts.
eqingdaqi
- VHDL电子抢答器的实现。有多个文件，主控件是用图行实现。其余各功能模块用VHDL实现-VHDL electronic Responder realized. A number of documents, the main controls are using maps the bank. The remaining modules using VHDL
jiaotongdengcodes
- 实例制作的一个有关交通灯的VHDL代码，从各模块到顶层文件的代码一一列出，详细周到，附带仿真波形图和芯片管脚锁定的相关内容，绝对物超所值。-produced an example of the traffic light VHDL code, from the module to the top of the document sets out a code on January 1, thoughtful details, fringe simulation waveform map and
sobel
- 这是本人自己编写的可用于256*256大小的图像进行sobel边缘检测的vhd文件，可在QuartusII或MaxplisII下综合和仿真，并在FPGA上测试过。可以进行修改支持其他大小图像的sobel边缘检测，同时还可以实现其它的图像模块化处理算法，例如高斯滤波，平滑等。-this is my own preparation for the 256 * 256 size of the image segmentation Edge Detection vhd document in the n
LCD1602
- LCD1602显示源代码 1。源文件保存在src目录，QII的工程文件保存在Proj目录； 2。程序实现的功能是标准的16×2字符型液晶模块上显示字符串； 3
Example-b3-1
- 使用Quartus II设计FPGA的应用设计实例 “\\Example-b3-1\\uart_regs\\src”目录下为设计源文件 “\\Example-b3-1\\uart_regs\\core”目录下为Altera的IP宏功能模块 “\\Example-b3-1\\uart_regs\\sim\\funcsim”目录下为功能仿真文件 “\\Example-b3-1\\uart_regs\\sim\\p
VHDLshuzizhong
- 数字钟文件分 秒 时 校验 报时等各个模块，
RS(31-19-6)
- reed-solomon译码器。共有7个文件，分别为译码器的7个模块。
RS232uart(VHDL)
- 256字节深度的RS232串口程序,共分4个模块,顶层文件\\FIFO程序\\串口收和串口发.经过测试已用于产品.可靠!
Key16
- 4x4键盘模块。这个文件包括普通的键盘设计方案说明和相关的原程序。-4x4 keyboard module. The documents include ordinary keyboard design program descr iptions and procedures related to the original.
acc32bit 本设计为32位数字相位累加器
- 本设计为32位数字相位累加器，门级描述的Verilog代码。其中，acc32bit.v为顶层文件，full_add1.v为一位全加器的门级描述模块，flop.v为触发器的门级描述模块。-The design for the 32-bit digital phase accumulator, gate-level descr iption of the Verilog code. Which, acc32bit.v as top-level file, full_add1.v as a full
shixian.rar
- 该文件是一份本人设计的实验报告，报告内详细说明了用VHDL语言，设计一个三位动态显示的计数器。采用模块化得设计，设计通过了仿真以及下载实现。总的文件是：shixian.vhd,下面包括四个元件：jishu1000.vhd,xzqh.vhd,senvedec.vhd,disp.vhd.,this paper uses vhdl to complement a design about how to make three leds display at the same time.
fifo
- FIFO 是一种先进先出数据缓存器，这是一个同步FIFO的VHDL源程序，将FIFO分成几个模块进行设计，最后用顶层文件进行模块化设计。-FIFO is a FIFO buffer, which is a synchronous FIFO in VHDL source code, will be divided into several modules FIFO design, top-level files Finally, the modular design.
VHDL_FFT1
- 基于FPGA设计的FFT模块文件，用VHDL语言编写！！已通过测试，希望对大家有用-FFT designs based on FPGA module file, using VHDL language! ! Has passed the test, hope for all of us! ! !
VHDL_FFT2
- 基于FPGA设计的FFT模块文件，用VHDL语言编写！！已通过测试，希望对大家有用-FFT designs based on FPGA module file, using VHDL language! ! Has passed the test, hope for all of us! ! !
I2C
- 本源代码中用Verilog HDL语言编写了I2C的顶层及子模块文件，详细完整，并在Altera实验板上得以验证-primitive code discribe the I2C s function using the Verilog HDL language, the code are particular and integrity,moreover it has been validated in the altera FPGA and passed
FFT-transform
- 64位FFT变换源代码，仅供参考。此为单一模块文件，自行建立工程编译-64 FFT transform source code, for reference only. This is a single module file, create your own works compiled
VGA
- VGA屏幕显示，verilog语言，分模块文件rtl_test_vga_grid，vga_grid，vga_signal，vga_sync，希望对您有用。-VGA，verilog language，module are rtl_test_vga_grid，vga_grid，vga_signal，vga_sync，i help it s useful to you .
Verilog HDL使用中该注意的问题及一些模块代码
- cpu仿真，提供vivado上的cpu仿真生成文件(cpu simulated,but no one can get 20 words in this short file how can I do? just tell you the simulated file and vivado system is 2015)