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搜索资源列表

  1. 7SegClock_HLD3

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  2. 基于fpga和xinlinx ise 的7段码led显示程序,希望对你有所帮助-and ideally xinlinx 7 of the code led display program, and I hope to help you
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:232.94kb
    • 提供者:王萌
  1. LEDDisp

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  2. 8位7段LED显示源码,扫描显示,稳定高效-seven of the eight LED source, scanning, stable and efficient
  3. 所属分类:VHDL编程

    • 发布日期:2014-01-15
    • 文件大小:1.31kb
    • 提供者:左超
  1. shuzixitongshiyan

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  2. 这个给QuartusII初学者用的,里面很清楚的通过几个例子来告诉怎么运用QuartusII. 实验1:Quartus入门 实验2:简单的组合逻辑电路设计 实验3:七段数码管显示 实验4:BCD码显示及运 实验5:触发器和计数器 实验6:存储器的设计 实验7:基于DE2 的SOPC系统开发附录:
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:737.69kb
    • 提供者:yulieyar
  1. work3CNT4BDECL7S

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  2. 7段数码显示译码器设计7段数码是纯组合电路,通常的小规模专用IC,如74或4000系列的器件只能作十进制BCD码译码,然而数字系统中的数据处理和运算都是二进制的,所以输出表达都是十六进制的,为了满足十六进制数的译码显示,最方便的方法就是利用译码程序在FPGA/CPLD中来实现。例子作为七段译码器,输出信号LED7S的7位分别接数码管的7个段,高位在左,低位在右。例如当LED7S输出为“1101101”时,数码管的7个段g、f、e、d、c、b、a分别接1、1、0、1、1、0、1;接有高电平的段发亮
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:81.46kb
    • 提供者:lkiwood
  1. daima.用VHDL语言设计一个数字秒表

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  2. 用VHDL语言设计一个数字秒表: 1、 秒表的计时范围是0秒~59分59.99秒,显示的最长时间为59分59秒。 2、 计时精度为10MS。 3、 复位开关可以随时使用,按下一次复位开关,计时器清零。 4、 具有开始/停止功能,按一下开关,计时器开始计时,再按一下,停止计时。系统设计分为几大部分,包括控制模块、时基分频模块、计时模块和显示模块等。其中,计时模块有分为六进制和十进制计时器。计时是对标准时钟脉冲计数。计数器由四个十进制计数器和两个六进制计数器构成,其中毫秒位、十毫秒位、秒位和
  3. 所属分类:VHDL编程

    • 发布日期:2016-01-26
    • 文件大小:4.66kb
    • 提供者:SAM
  1. 123654vhaing

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  2. 八音自动播放电子琴设计 vhdl源码,文件内有具体注释 [VHDL-XILINX-EXAMPLE26.rar] - [VHDL经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--内部三态总线][8--含清零和同步时钟使能的4位加法计数器][9- -Octave electronic keyboard play aut
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:226.46kb
    • 提供者:杨领超
  1. freqm

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  2. 以CPLD器件EPM7128SLC84-15为核心实现的简易数字频率计,采用在一定时间内对数字脉冲计数的方法,可直接测量TTL电平的数字脉冲信号的频率、周期和脉宽。其他一些信号可经过信号预处理电路变换后测量。 量程:1Hz~999999Hz 输入信号:(1)TTL电平数字脉冲信号;(2)方波/正弦波,幅度0.5~5V 显示:七段数码管显示频率(Hz)和周期/脉宽(us) 控制:两个拨码开关切换三种工作模式:测频率,测周期,测脉宽-Frequency Counter realize
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:1.01mb
    • 提供者:tom
  1. FPGA-drivenLEDdisplay

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  2. FPGA驱动LED显示:运用硬件描述语言(如VHDL)设计一个显示译码驱动器,即将要显示的字符译成8段码。由于FPGA有相当多的引脚端资源,如果显示的位数N较少,可以直接使用静态显示方式,即将每一个数码管都分别连接到不同的8个引脚线上,共需要8×N条引脚线控制.-FPGA-driven LED display: the use of hardware descr iption languages (such as VHDL) design a display decoder driver, ab
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:904byte
    • 提供者:王娟
  1. EDA

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  2. 设信号CH表示计算路程脉冲,每0.1公里变化一个周期.出租车三公里内为起步价7.0元,超过三公里,每公里2.4元.设置一个开车键,停止状态按动一次表示开车,开车状态按动一次表示下车.一个暂停键,暂停是停止收费,再次按动继续收费.七段码显示当前价格和路程.且所有七段码为动态显示. 如果有谁会的话,帮帮忙吧,写些主要的程序就行了-Established that the calculation of CH distance signal pulse, 0.1 kilometers of each
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:732byte
    • 提供者:毛庆柱
  1. jtd

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  2. 本实验要完成任务就是设计一个简单的交通灯控制器,交通灯显示用实验箱的交通灯模块和七段码管中的任意两个来显示。系统时钟选择时钟模块的1KHz 时钟,黄灯闪烁时钟要求为2Hz,七段码管的时间显示为1Hz 脉冲,即每1s 中递减一次,在显示时间小于3 秒的时候,通车方向的黄灯以2Hz的频率闪烁。系统中用S1 按键进行复位。-To complete the tasks in this experiment is to design a simple traffic light controller, t
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-24
    • 文件大小:41kb
    • 提供者:卢陶
  1. Seven-Segment-Decoder

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  2. 用VHDL语言在FPGA上实现将十进制bcd码转换成七段led显示码-FPGA using VHDL language to achieve will be converted to decimal bcd yards led seven segment display code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-23
    • 文件大小:533byte
    • 提供者:吴金通
  1. game

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  2. 小游戏规则: led(0 to 3)是按一定规律不断发亮,每次只有一个灯亮,每个灯都和我们BASYS板上的四个按钮中的一个对应着,当Led(0 to 3)中的灯亮时,我们要按对相应的按钮时候,在led(4 to 7)中对应的按钮就会亮起,并且八段码显示的数字也相应的加上一,要是按错了led(4 to 7)灯不亮,且显示数字减1。-A small game in which LED(0 to 3) lights in turn. Just one LED turns on each tim
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-04
    • 文件大小:1.28mb
    • 提供者:大侠
  1. VHDLdigital

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  2. 7段数码管译码器设计与实现 一.实验目的 1. 掌握7段数码管译码器的设计与实现 2. 掌握模块化的设计方法 二.实验内容 设计一个7段数码管译码器,带数码管的4位可逆计数器 [具体要求] 1. 7段数码管译码器 使用拨码开关SW3, SW2, SW1, SW0作为输入,SW3为高位,SW0为低位。 将输出的结果在HEX1,HEX0显示。当输入为‘0000’~‘1111’显示为00~15, 2. 带数码管的4位可逆计数器 将实验三的结果
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:86.97kb
    • 提供者:爱好
  1. display_with_dia

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  2. 本实验仪提供了6 位8段码LED显示电路,学生只要按地址输出相应数据,就可以实现对显示器的控制。显示共有6位,用动态方式显示。8位段码、6位位码是由两片74LS374输出。位码经MC1413或ULN2003倒相驱动后,选择相应显示位。 本实验仪中 8位段码输出地址为0X004H,位码输出地址为0X002H。此处X是由KEY/LED CS 决定,参见地址译码。 做键盘和LED实验时,需将KEY/LED CS 接到相应的地址译码上。以便用相应的地址来访问。例如,将KEY/LED CS接到CS
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:134.05kb
    • 提供者:yangxiao
  1. dianzizhong

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  2. 该代码是用VHDL编写的电子时钟,可以实现调时调分,7段码显示,在Xilinx的Spartan3E上下载测试过,压缩文件中包含了整个工程,并有管脚分配文件,非常适合VHDL的初学者,比如一些基本的按键,去抖,闪烁写法。-The VHDL code is written using the electronic clock adjustment can be achieved when the transfer points, 7 code shown to download the Xilinx
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:516.81kb
    • 提供者:wangyu
  1. coded-lock

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  2. 设计的是一个保险柜的数字锁控制电路。首先最主要的问题是安全,也就是开锁的密码被破译的可能性要尽可能小;其次是操作方便,开锁的程序不过于复杂。此外还有一些特殊要求,例如可预置和更改密码,多次输入错误密码应启动报警系统,使用者在拨错号码时可将原拨号码清除重拨,段码显示等。-Design is a digital safe lock control circuit. First, the main problem is security, that is unlocking the password
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:118.74kb
    • 提供者:张洁
  1. lcd-display

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  2. 七位段码显示模块,采用自顶向下的编程模式,共三个开发程序-Seven segment display module, using top-down programming model, a total of three development programs
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:663byte
    • 提供者:张窍窍
  1. design_1

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  2. 编码锁存器由主持人(start)控制以及 6 名选手输入(xuanshou(6:0))。主持 人信号无效(‘1’)时,将中间变量 Q_Z‘0’赋‘1’,主持人信号有效(‘0’)之后,如果中间 变量 Q_Z‘0’ 为‘1’,这时候 存下选手号的七段码显示,并将中间变量 Q_Z‘0’ 赋值为‘0’,使 下一个选手抢答信号输入无效,达到锁存的效果。最后给抢中输出(q)赋‘0’,表示已经 有选手抢中。-Encoding latch is controlled by the host (start) an
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-24
    • 文件大小:58kb
    • 提供者:张永满
  1. game

    0下载:
  2. 小游戏规则: led(0 to 3)是按一定规律不断发亮,每次只有一个灯亮,每个灯都和我们BASYS板上的四个按钮中的一个对应着, 当Led(0 to 3)中的灯亮时,我们要按对相应的按钮时候,在led(4 to 7)中对应的按钮就会亮起, 并且八段码显示的数字也相应的加上一,要是按错了led(4 to 7)灯不亮,且显示数字减1。-The rules of the game: led (0 to 3) is according to certain rules constant
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-09
    • 文件大小:1.28mb
    • 提供者:jarod
  1. weibolu

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  2. 微波炉定时控制器 要求:1、复位开关: 启动开关: 烹调时间设置: 烹调时间显示: 七段码测试: 启动输出: 按TEST键可以测试七段码管,显示为“8888”; 设定时间后,按启动键开始烹调,同时七段码显示剩余时间,时间为0时,显示烹调完成信息“CDEF”-Microwave timing controller requirements: 1, the reset switch: Start switch: Set cooking time: Cooking
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-23
    • 文件大小:92.58kb
    • 提供者:王雷
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