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  1. adder

    1下载：
  2. 能够实现单精度浮点加法运算。输入引脚有：第一运算数，第二运算数，复位信号，时钟信号。输出信号有：运算结果，运算完成标志。(To achieve a single precision floating-point addition operations)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-18
    • 文件大小：4.98mb
    • 提供者：无聊人

  1. 基于VHDL实现单精度浮点数的加-减法运算

    1下载：
  2. vhdl 加法器和减法器 希望对VHDL的同学有参考作用(VHDL adder and function as relative reference)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2021-04-07
    • 文件大小：654kb
    • 提供者：angryzookey
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