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CHENGFAQI
- 本源码是高速并行乘法器的设计源码，开发软件为MAX+PLUS.输入为两个带符号的二进制数-the source is a high-speed parallel multiplier design source, development of software for MAX PLUS. with the importation of two symbols of binary -
VHDLSourceCodeFor5ADConverters
- 5个模数转换器adc的vhdl源码 5个模数转换器adc的vhdl源码
VHDLSourceCodeForADConvertersadv7123
- vhdl源码for模数转换器之七 vhdl源码for模数转换器之七
DF2C8_03_NixeTube
- ：8 个数码管从 0 开始计数，每次增加 1；每位显示的字符包括从 “0~F”16 个十六进制数； 按下复位按键之后，计数从 0 重新开始。由此可验证数码管、有 源时钟和复位按键等功能。-: 8 digital tube starts counting from 0, for each increase of 1 each displayed character from " 0 ~ F" 16 hexadecimal numbers press the
complete
- 对输入的8位二进制数求其补码运算，或是由补码求源码-get the complete data
ad_converter
- 基于spi接口的数模转换控制（FPGA verilog源码）-Spi interface-based digital-analog conversion control (FPGA Verilog source code)
Multiplier16
- 本文设计了一种可以实现16位有符号/无符号二进制数乘法的乘法器。该乘法器采用了补码一位乘（Booth算法), 简化了部分积的数目, 减少了某些加法运算,从而提高了运算速度。该乘法器利用Verilog代码实现，通过Modelsim软件对相应的波形进行仿真验证，并通过QuartusII软件对源码进行编译综合。-This paper designed a 16 signed/unsigned binary number multiplication of the multiplier can be a
code
- 本源码是基于VHDL语言环境下的基础实验源码，共分七个部分。分别是：序列检测器、数字密码锁、四位有符号数除法、同步FIFO、DPLL的设计以及Cordic 算法实现。对于VHDL的初学者具有极大的参考价值。-The source is based on experimental basis source VHDL language environment, it is divided into seven sections. They are: the sequence detector, di
yuanma
- 介绍了fpga开发的的数个工程源码，包括按键，时钟，AD/DA，VGA，数字示波器等(Introduced FPGA development of several engineering source code, including buttons, clock, AD/DA, VGA, digital oscilloscope, etc.)