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搜索资源列表

  1. jsq

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  2. 本程序为24小时计时器,稳定无误差。简单好用,是Verilog HDL语言初学者的指引。-This procedure for 24-hour timer, stable error-free. Easy-to-use, is the Verilog HDL language beginners guide.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:878byte
    • 提供者:
  1. usrt_FPGA

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  2. UART的Verilog程序,稳定好用,用于开发板之间互传-The UART Verilog program, stable and easy to use for the development board to each other
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:248.33kb
    • 提供者:孙九生
  1. signal

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  2. 简易频谱仪 256位 采用了直接数字频率合成技术(DDS)和计算机控制技术,选择美国Analog Devices公司的高度集成DDS芯片AD9851和AT89S52单片机作为控制器件,设计了一种基于DDS的程控信号发生器。用C语言进行了软件应用设计。实验结果表明,该信号发生器能较好地产生较高稳定度的激励信号,具有较高的实用价值。(Simple spectrum meter 256 bit)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-08
    • 文件大小:6.98mb
    • 提供者:luke28
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