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Cyclone4_115_TV
- 基于Altera cyclone4_115芯片下的完整VGA端口开发工程，包括VHDL源文件，和项目工程文件，对于FPGA下的VGA端口开发很有参考价值。-Based on Altera cyclone4_115 chip under full VGA port development projects, including the VHDL source files, and project files, the VGA port for FPGA development of great r
switch_9
- 使用systemverilog语言写的4端口交换机，你可以学习使用systemverilog-use systemverilog write 4 port switch,you can learing systemverilog language
ovm_switch_8
- 使用OVM验证了一个4端口的交换机，其中包括主要的组件，可以学习一下-use ovm language verification switch of 4 port,it include main ovm_component,so you can learning
vga-with-double-port-ram
- fpga 读写双端口ram并使用VGA进行显示，基于de2-115-vga with read and write double port ram
t1_comm
- 该程序包括数据的发送，加密，奇偶校验，接收，解密等模块，实现了一个完整的收发操作。为了测试方便，我们将接收到的数据直接引入发送端口，为此，我们编写了测试脚本文件，验证程序的正确性。该程序模块较多，读者可参考压缩包内的原理框图文件，以便于理解。-The program includes sending, encryption, parity, receive, decrypt data modules to achieve a complete transceiver operation. In
fifo
- 设计一个同步的双端口fifo ,大小为8*128。-Designing a synchronous dual-port 8* 128 fifo using VHDL.
IDT7005
- 双端口静态RAM的VHDL程序，具体芯片型号为IDT7005-DUAL-PORT STATIC RAM
LPM
- 对LPM兆功能单元的lpm_fifo模块进行合理的参数设置，借助仿真手段分析输入、输出端口的功能，并进行简单的说明。-LPM module for lpm_fifo functional unit trillion reasonable set of parameters, with the simulation analysis capabilities means input and output ports, and a simple explanation.
daima
- Rst是低电平有效的系统复位信号，Clk是时钟信号。AB[5：0]是地址信号，DB[7：0]是数据信号，wr是低电平有效的写信号。start是启动信号。 模块中有一个64x8的双端口的存储器。系统复位结束后，可以通过AB、DB和wr信号向同步存储器写入数据。当写入64个数据后，给出一个Clk周期宽度的脉冲信号start，则系统从存储器0地址处开始读出数据，读出的8位数据从低位开始以3位为一组，每个时钟周期输出一组，即第一个时钟周期输出[2：0]位，第二个时钟周期输出[5：3]位，第三个周期
SP_SCH(Executable)
- 调度器一般包括SP、RR、WFQ等，SP调度指的是绝对高优先级调度，此种调度不带权重概念，按照优先级进行调度。四个按键作为端口有效指示，2个LED发光二极管指示此时调度的端口号，可以按下KEY3按键，按下按键代表当前按键输入无效，然后观测LED，没有按下的时候LED1 LED0都发光，按下KEY3按键的时候LED1发光 LED0不发光，代表此时调度端口为2，不按下时候代表调度端口为3。 -The scheduler typically include SP, RR, WFQ, etc., SP
IODELY
- Xilinx IO端口IODELY的使用例程。使用200M作为参考时钟。分别调用两组IODELY完成正向延时和等效逆向延时。-Xilinx IO port IODELY use routines. The use of 200M as a reference clock. Two groups of IODELY positive respectively call completion delay and the equivalent reverse delay.
dual-port-RAM
- 利用MegaWizard设计一个双端口RAM-Use MegaWizard design of a dual-port RAM
plj.FPGA
- 本频率计基于CPLD/FPGA实现。 50MHZ标准频率为CPLD内部时钟信号，被测方波为信号发生器产生的方波信号，显示电路由TTL芯片及七段数码管组成的电路，自校正输出由CPLD输出已知频率的测试方波信号，可将其输入至测试端口，进行系统精度校正。 -The frequency meter based on CPLD/FPGA implementation. 50MHZ standard CPLD internal clock signal frequency, square-wave test
QuartusII_IP_Core
- 以设计双端口RAM为例说明QuartusII中利用免费IP核的设计的详细教程-To design dual-port RAM as an example of the use of a detailed tutorial QuartusII free IP core design
lab06
- 设计一4*4bit的寄存器文件 具备一组读端口及一组写端口 通过读端口可从0~3号的任意地址读取数据 通过写端口可向0~3号的任意地址写入数据 读写端口为“全双工”的工作方式 0~3号寄存器的复位值依次为“1、2、4、8” sw4~sw7为写数据端口 sw2~sw3为写地址；sw0~sw1为读地址；led0~led3用来显示读数据；写使能用按键实现；读使能可选 -Design of a 4* 4bit register file includes a read por
fpga usb
- 基于fpga的usb端口verilog调试程序,可利用键盘鼠标控制开发板的一些动作
pll_prj
- PLL配置仿真实验 PLL，即锁相环。简单的理解，给PLL 一个时钟输入（一般是外部晶振时钟）， 然后经过PLL 内部的处理以后，在PLL 的输出端口就可以得到一定范围的时钟频 率。其之所以应用广泛，因为从PLL 输出得到的时钟不仅仅从频率和相位上比较 稳定，而且其时钟网络延时也相比内部逻辑产生的分频时钟要小得多。-Altera FPGA Cyclone
dual_ram
- 在ISE中测试双端口RAM的源码，结合DDS可以通过Isim仿真直接测试RAM IP核的使用是否正常。-Dual-port RAM test source code in ISE, the binding DDS RAM IP core can be directly tested whether the use of the normal simulation.
fh2
- 窄脉冲状态同步机，输入信号通过三个D触发器到达输出端口。-Syhchronizer to deal with narrow pulse signal.
2016
- VHDL有些项目可作为一个参考，水灯，串行端口，键盘，数字控制等-VHDL some projects can be used as a reference, water lights, serial port FIR, keypad, digital control and so on