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  1. crc

    1下载:
  2. 非常不错的CRC冗余纠错编码Verilog源码-非常不错的CRC编码Verilog源码
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:618
    • 提供者:dsahd
  1. hanning

    0下载:
  2. 这个程序为汉明码的编码与解码,程序中有加错与纠错的环节,简单易懂-hamming coding decoding
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:424872
    • 提供者:huzongyu
  1. hamming_encodeadecode

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  2. 用Verilog语言编写的对m序列进行汉明码编译码的程序。具体实现为产生m序列后对其进行(7,4)汉明码编码并加错,然后将其纠错译码并输出,详细过程见仿真。-Written by Verilog m sequence of procedures for coding and decoding Hamming codes. Concrete realization of m sequence to produce its (7,4) hamming code and a mistake, and
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:308700
    • 提供者:周杰奏
  1. UHF-RFID-CRC

    1下载:
  2. 本文首先研究了IsO/IECl8000.6标准中A、B两类短程通讯的前向链路与返回 链路的数据编码方式,对(FMO)双相间隔编码、(PIE)脉冲间隔编码、曼切斯特码 的编解码方式和技术参数进行了深入的分析,并利用FPGA实验平台对这三种编 码的编、解码电路进行了设计和仿真。然后对UHF RFID系统的差错控制技术原理 进行了探讨,重点研究了ISo/IECl8000.6标准中采用的数据保护与校验技术,即 循环冗余校验(CRC)技术。分析了基于线性反馈移位寄存器(LFSR)实现C
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-16
    • 文件大小:4366124
    • 提供者:HY jian
  1. rs_encode

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  2. rs纠错编码及原理及其实现方法,及相关程序代码-rs encode theory and method; relevant codes as well
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:338129
    • 提供者:tangmin
  1. BCH

    1下载:
  2. BCH 是纠错能力可控的纠错编码,是循环码的子类. 介绍了BCH 码的编码原理和设计方法,在特定信道和调制方式下对经过BCH 编码的系统进行仿真,分析BCH 码在特定信道下的编码增益.-BCH is error correction ability of controllable error correction coding, is a subclass of cyclic code. Introduces BCH code coding principle and design method
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:258081
    • 提供者:周明新
  1. m_sequence

    0下载:
  2. 用verilog语言描述了M序列(伪随机通信)的编码、解码、纠错等功能,本人通过了Quartus II 以及Modelsim的仿真。-Verilog language descr iption of the M sequence (pseudo-random communication) encoding, decoding, error correction, I passed the Quartus II and Modelsim simulation.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:5878
    • 提供者:周青晖
  1. rs_jianhua

    0下载:
  2. 实现rs编码器,用于基带信号的编码和解码,纠错编码-useful for digital siginal rs coding
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-18
    • 文件大小:4801301
    • 提供者:章凌
  1. verilog-juanjima

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  2. 卷积码是一种重要的前向纠错信道编码方式,其纠错性能常常优于分组码,且(2,1,7)卷积码已应用于现代卫星通信系统中。Viterbi译码算法能最大限度地发挥卷积码的优异性能。这里采用Verilog  HDL语言设计出(2,1,7)卷积码的编码器模块和基于Viterbi算法的译码器模块,译码器采用全并行结构,译码速度快-Convolutional code is an important forward error correction channel coding method, and
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-30
    • 文件大小:10240
    • 提供者:邓博于、
  1. bch_dec_enc_dcd

    0下载:
  2. 关于BCH的编码器和译码器,可实现16位,32位,64位,128位的编码和译码纠错,2位纠错,Verilog实现-On the BCH encoder and decoder, can achieve 16-bit, 32-bit, 64-bit, 128-bit encoding and decoding error correction, 2-bit error correction, Verilog implementation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-16
    • 文件大小:1096704
    • 提供者:小小
  1. Verilog的135个经典设计实例

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  2. Verilog的135个经典设计实例,部分摘录如下:【例 9.23】可变模加法/减法计数器【例 11.7】自动售饮料机【例 11.6】“梁祝”乐曲演奏电路【例 11.5】交通灯控制器【例 11.2】4 位数字频率计控制模块【例 11.1】数字跑表【例 9.26】256×16 RAM 块【例 9.27】4 位串并转换器【例 11.8】多功能数字钟【例 11.9】电话计费器程序【例 12.13】CRC 编码【例 12.12】(7,4)循环码纠错译码器【例 12.10】(7,4)线性分组码译码器【例
  3. 所属分类:VHDL/FPGA/Verilog

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