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myprojects
- 同步数字复接的设计及其FPGA实现 在简要介绍同步数字复接基本原理的基础上，采用VHDL语言对同步数字复接各组成模块进行了设计，并在ISE集成环境下进行了设计描述、综合、布局布线及时序仿真，取得了正确的设计结果，同时利用中小容量的FPGA实现了同步数字复接功能。 基群速率数字信号的合成设备和分接设备是电信网络中使用较多的关键设备，在数字程控交换机的用户模块、小灵通基站控制器和集团电话中都需要使用这种同步数字复接设备。近年来，随着需要自建内部通信系统的公司和企业不断增多，同步数字复接设
mesh_dft
- 自己写一个关于维mesh结构的noc网络，verilog，仿真结果无误。-Write their own structure on the noc-dimensional mesh network, verilog, accurate simulation results.
RTP_h_264
- RTP 协议是IETF ( Internet Engineering TaskFo rce) 在RFC1889 中给出的, 是专门为交互式音频、视频、仿真数据等实时媒体应用而设计的轻型传输协议。RTP 被定义为在一对一或一对多的传输情况下工作, 其目的是提供时间信息和实现流同步。RTP 通常使用UDP来传送数据, 但RTP 也可以在TCP 或A TM 等协议下工作.对H.264网络开发有何大帮助- The RTP protocol is given in RFC1889 by IETF (I
keyscanverilogCX
- 这里有完整的verilog按键消抖程序（经过验证的），有图有真相，本程序是依据特权老师的程序自行改编的，由于按键消抖仿真时间较长，这里是假定16个时钟周期便于仿真。内有详细说明！我在网络上目前只能查找到程序，却找不到仿真程序和解说配套的资料，本文件彻底填补了这一空缺，对于初学者很有帮助！-Here are complete verilog keys away shaking program (proven), picture is truth, this program is based on
keyscanverilogCX
- 这里有完整的verilog按键消抖程序（经过验证的），有图有真相，本程序是依据特权老师的程序自行改编的，由于按键消抖仿真时间较长，这里是假定16个时钟周期便于仿真。内有详细说明！我在网络上目前只能查找到程序，却找不到仿真程序和解说配套的资料，本文件彻底填补了这一空缺，对于初学者很有帮助！
pll_prj
- PLL配置仿真实验 PLL，即锁相环。简单的理解，给PLL 一个时钟输入（一般是外部晶振时钟）， 然后经过PLL 内部的处理以后，在PLL 的输出端口就可以得到一定范围的时钟频 率。其之所以应用广泛，因为从PLL 输出得到的时钟不仅仅从频率和相位上比较 稳定，而且其时钟网络延时也相比内部逻辑产生的分频时钟要小得多。-Altera FPGA Cyclone