搜索资源列表
vhdl
- 课程设计 报告多信号 发生
数字频率计实验报告
- 课程设计要求设计并用FPGA实现一个数字频率计，具体设计要求如下： 测量频率范围： 10Hz～100KHz 精度： ΔF / F ≤ ±2 % 系统外部时钟： 1024Hz 测量波形： 方波 Vp-p ＝ 3～5 V 硬件设备：Altera Flex10K10 五位数码管 LED发光二极管 编程语言：Verilog HDL / VHDL-curriculum design and FPGA design to achieve a digital frequency meter,
VHDL_TP3067_PCM.用VHDL写的控制TP3067实现PCM编译码程序
- 用VHDL写的控制TP3067实现PCM编译码程序 包括系统原理图，VHDL源程序,各部分电路仿真。及完整的课程设计报告 ,To use VHDL to write the control of TP3067 to achieve PCM encoding and decoding procedures, including system schematic, VHDL source code, the part of the circuit simulation. And complete
VHDL
- 微波炉定时控制器的设计,已成功经过调试,并有相应的课程设计报告-Microwave oven controller design from time to time, after successfully testing and a corresponding report of the curriculum design
Octave_organ_EDA_curriculum
- 八音电子琴EDA课程设计报告，包含vhdl的程序和原理图文件 -Octave organ EDA curriculum design report, including vhdl schematic diagram of the procedures and documents
jiaotongdeng_Verilog
- 十字路口交通灯控制器，是课程的结课设计报告，自己写的verilog语言，在quartus ii环境下仿真，具有参考意义。 -traffic signal controllers and It is a subject design report, written in verilog, quartus ii environment, and can be used with reference.
frequency_meter
- 简易频率计，能够测试0~10000KHz之间的脉冲信号频率，并显示在数码管上。利用了100KHz的脉冲作为基准信号。包含课程设计报告。-Simple frequency meter, to test pulses between 0 ~ 10000KHz signal frequency and displays in the digital pipe. Use 100KHz pulse as a reference signal. Includes curriculum design repo
B08040825_2_8
- 课程设计报告，做的28译码器，很实用，供大家参考-Curriculum design report, do the 28 decoder, it is useful for reference
balu
- 抢答器实验报告，课程设计，毕业设计，MAX+PLUS-Responder lab reports, curriculum design, graduate design, MAX+ PLUS
chufaqi
- EDA课程设计，实现带符号五位除法器，包含所有源代码及课设报告。-EDA program design, implementation, signed five divider, includes all source code and class design report.
EDA课程设计
- 这是一个NB的EDA课程设计报告，使用VHDL语言编写，一看就懂。
design
- 计算机组成原理课程设计报告 微程序控制计算机设计-Principles of Computer Organization course design report Micro-program control computer design
eda
- 交通灯课程设计，实现交通等基本功能，并有完整报告-Traffic lights curriculum design, implementation traffic and other basic functions, and has a complete report
LCD
- EDA课程设计代码，实现了在FPGA的LCD屏幕上显示所要求显示的图片信息，还包括实验报告-Make pictures shown on a LCD screen ，in verilog
DataCycle
- 一个计算机原理课程设计的作业，5级流水线CPU，指令集到代码均为自己设计，有最终报告文档，组建说明，并行除法，16位字长，定长指令，Verilog源代码，顶层设计图。结构简单，冲突解决方式也很简单，代码量小。-cpu cpu cpu cpu cpu cpu cpu cpu
PipelineSim
- 一个计算机原理课程设计的作业，5级流水线CPU，指令集到代码均为自己设计，有最终报告文档，组建说明，并行除法，16位字长，定长指令，Verilog源代码，顶层设计图。结构简单，冲突解决方式也很简单，代码量小。-A computer theory course design work, five pipelined CPU, instruction set to the code are design, the final report documents the formation of par
PIPELINE
- 一个计算机原理课程设计的作业，5级流水线CPU，指令集到代码均为自己设计，有最终报告文档，组建说明，并行除法，16位字长，定长指令，Verilog源代码，顶层设计图。结构简单，冲突解决方式也很简单，代码量小。-A computer theory course design work, five pipelined CPU, instruction set to the code are design, the final report documents the formation of par
PipelineCPU
- 一个计算机原理课程设计的作业，5级流水线CPU，指令集到代码均为自己设计，有最终报告文档，组建说明，并行除法，16位字长，定长指令，Verilog源代码，顶层设计图。结构简单，冲突解决方式也很简单，代码量小。-A computer theory course design work, five pipelined CPU, instruction set to the code are design, the final report documents the formation of par
uart
- 基于VHDL和ISE平台编写的UART设计。其中包括了接收，发送，波特产色器，顶层v文件，和相关的测试v文件。代码有注释，仿真成功，可直接利用测试文件测试。还附带uart课程设计报告。-ISE platform written in VHDL and UART design. Including receiving, sending, Porter produced color picker, the top v files, and the associated test v file. Co
digital-clock
- 用FPGA实现数字钟功能，用VHDL语言编写，含有课程设计报告-FPGA digital clock