为verilog 的SERDES 使用程序。可以实现高速串行接口数据通信，时钟还原。-Verilog program for the use of the SERDES. For high-speed serial interface data communications, clock restoration.

设计了六相感应电机的控还原 制平台的硬件结构及其各个组成部分,控制平台结构主要由DSP控制系统和主驱动电路系统以及检测电路系统组成。控制系统采用TI公司的TMS320F2812快速DSP控制芯片。 -This paper designs the hardware structure of the six-phase motor control system and introduces every component. The control platform consists

采用基于FPGA的频域加窗与反傅立叶变换的数字幅频均衡功 率放大器:此方案采用高速FPGA，以及配套的高速AD、DA 对信号进行采样，傅 立叶变换，在频域上对信号进行加窗操作，然后通过傅立叶反变换将波形还原。 以得到需要的频谱幅度。-FPGA-based frequency domain using the windowed Fourier transform with the number of pieces of anti-band equalizer amplifier: Th