搜索资源列表
VHDL1
- 数字电子时钟中，秒和分要求要有60进制计数器和24进制计数器，此为60进制计数器-Digital electronic clock, the seconds and sub-band requires 60 counters and 24-ary counter, this counter is 60 hexadecimal
cnt24_t
- 这是二十四进制计数器的源程序，有需要的同学可以参照一下！-This is 24 hexadecimal counter source, needy students can refer to you!
SHUZIMIAOBIAO
- 秒表的逻辑结构比较简单，它主要由、显示译码器、分频器、十进制计数器、报警器和六进制计数器组成。在整个秒表中最关键是如何获得一个精确的100Hz计时脉冲，除此之外，整个秒表还需要一个启动信号和一个归零信号，以便能够随时启动及停止。 秒表有六个输出显示，分别为百分之一秒，十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之对应，6个个计数器全为BCD码输出，这样便于同时显示译码器的连接。当计时达60分钟后，蜂鸣器鸣响10声。 -Stopwatch logical structure is
m8
- 这是一个8分频的VHDL语言设计程序，也可以看成是8进制计数器-This is an 8-frequency design process of the VHDL language can also be seen as a hexadecimal counter 8
example3
- 加/减法8进制计数器，其中包括时钟信号、使能信号、加减控制信号、复位信号、三位输入和一位进位位。-Add/subtraction of 8-band counter, including the clock signal so that it can signal, addition and subtraction control signal, reset signal input and a three-bit binary.
Shuma
- 完整的电子钟程序，包含报时、定时、闹表的功能，其中包含了二十四进制，60进制计数器的设计，和顶层文件-Complete procedures for the electronic bell, including the time, from time to time, to make the function table, which contains 24 hexadecimal, 60 hexadecimal counter design, and top-level document
code
- modelsim下的60进制计数器源码和测试激励文件-modelsim M counter 60 under the source file and test incentives
clock_counter_vhdl
- 电子时钟VHDL程序与仿真,10进制计数器VHDL程序-clock counter vhdl
example3
- 实现一个加/减8进制计数器。其中包括时钟输入、使能信号、加减控制信 号、复位信号、三位输入和一位进位位。-To achieve a plus/minus 8 binary counter. These include the clock input enable signal, addition and subtraction control signals, reset signals, three inputs and a carry bit.
cnt6
- vhdl,无进位同步计数器，完成6进制加，输出6进制序列数-vhdl, non-binary synchronous counter to complete the six binary Canada, output 6, the number of binary sequences
clk_div16
- 一个用VHDL语言编写的1/16分频器，后续还有计数器、数据选择器、七段数码显示程序等软件平台是Quartus II 7.2 ，最后通过这些小的模块可以组合起来制作出一个时钟或者其它的任意进制计数器，适合初学者，通过这些程序，刚接触VHDL的学习者可以一步步的去认识和了解VHDL，最后通过设计一个具有实用功能的电路，来增加学习者的成就感和学习兴趣。所有程序软硬件调试都成功通过，硬件平台是自己学校设计的一块开发板，要了解的可以联系本人。联系QQ：782649157 -Written in VHDL
display
- 一个用VHDL语言编写的七段数码管显示程序，后续还有分频器、数据选择器、计数器程序等软件平台是Quartus II 7.2 ，最后通过这些小的模块可以组合起来制作出一个时钟或者其它的任意进制计数器，适合初学者，通过这些程序，刚接触VHDL的学习者可以一步步的去认识和了解VHDL，最后通过设计一个具有实用功能的电路，来增加学习者的成就感和学习兴趣。所有程序软硬件调试都成功通过，硬件平台是自己学校设计的一块开发板，要了解的可以联系本人。联系QQ：782649157 -Written in VHDL
count100
- 一个用VHDL语言编写的一百进制计数器。软件平台是Quartus II 7.2 ，由前面设计的小模块组合起来制作的，适合初学者，通过这些程序，刚接触VHDL的学习者可以一步步的去认识和了解VHDL，最后通过设计一个具有实用功能的电路，来增加学习者的成就感和学习兴趣。所有程序软硬件调试都成功通过，硬件平台是自己学校设计的一块开发板，要了解的可以联系本人。联系QQ：782649157 -Written in VHDL language using a binary counter 100. The
paomadenghe60jinzhi
- 一个用VHDL编写的跑马灯程序和60进制计数器的程序，一个是自己设计的一个是老师要求，都在实验箱上验证成功，希望对大家有所帮助。-Marquee with a program written in VHDL, and 60 binary counter program, one designed by one teacher asked, are in the experimental boxes proved to be successful, want to help everyone.
updown_6
- 这是一个使用VHDL语言编写的六进制计数器，具有自动控制加计数或减计数的功能。-This is a VHDL language using the six binary counter, with automatic control plus or minus count count function.
VHDLscounter
- 通过VHDL自行设计的一个秒表共有4个输出显示，分别为、十分之一秒、秒、十秒、分，所以共有4个计数器与之相对应（3个十进制计数器，一个6进制计数器用来对十秒进行计数），整个秒表还需有一个复位信号和一个精确的10HZ时钟信号。-Of a self-designed by VHDL stopwatch showed a total of four outputs, namely, one-tenth of seconds, seconds, ten seconds, minutes, so a to
AUTO_START
- verilog 编写的代码 方便使用 能自启动的七进制计数器-verilog code written in easy to use can be self-starting of the seven binary counter
count_16
- 十六进制计数器，还可以，使用VHDL编写的，下载试试吧-Hexadecimal counter, you can also use VHDL written Try now
count_24
- 24进制计数器，是利用VHDL编写的，还可以，上传下-24 binary counter, is written using VHDL, you can also upload the next
3
- 设计一个10进制同步计数器，带一个清零端，一个进位输出端。-Design a synchronous counter 10, with a clear end, a carry output.