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counter10
- 该程序实现的是10进制的计数器，具有置位复位的功能。-the program is the band of 10 counters, with the home-reset function.
2460100Time
- 24,60,100进制的计数器，还有数字时钟，欢迎下载哦~-24,60,100 229 of the counter, digital clock also welcome to download oh ~
100_jishuqi
- 该代码是100进制可逆计数器的源代码，已经在软件上调试过了，比较有用的-100 of the code is 229 CNTR the source code, the software has increased tried, the more useful
NumClock
- 基于Altera公司系列FPGA(Cyclone EP1C3T144C8)、Verilog HDL、MAX7219数码管显示芯片、4X4矩阵键盘、TDA2822功放芯片及扬声器等实现了《电子线路设计• 测试• 实验》课程中多功能数字钟实验所要求的所有功能和其它一些扩展功能。包括：基本功能——以数字形式显示时、分、秒的时间，小时计数器为同步24进制，可手动校时、校分；扩展功能——仿广播电台正点报时，任意时刻闹钟（选做），自动报整点时数（选做）；其它扩展功能——显示年月日（能处理
EDA
- 1.八进制计数器 2.八位右移寄存器 3.八位右移寄存器（并行输入串行输出） 4.半加 5.半加器 6.半减器 7.两数比较器 8.三数比较器 9.D触发器 10.T触发器 11.JK1触发器 12.JK触发器 13.三位全加器 14.SR触发器 15.T1触发器 16.三太门 17.有D触发器构成的6位2进制计数器 18.带同步置数的7进制减法计数器（6位右移寄存器） 19.二十四进制双向计数器 20.二选一 21
code
- 设计一个同步二十四进制计数器，理解触发器同步计数工作机制，掌握同步触 发控制的VHDL描述方法以及异步清零的描述方法。 -Design a synchronous binary counter twenty-four understanding count the trigger synchronization mechanism, master synchronous trigger VHDL descr iption method and asynchronous clear desc
myvhdl
- 用VHDL实现了简单的程序编写和仿真。是一个10进制计数器。-Using VHDL to make a simple 10 counter and it s simulation
led_24_terminal
- 这是一段用VHDL语言写的24进制计数器，用数码管显示，我用了例化语句，分为24进制计数器模块，十位译码，个位译码，用cycloneII ep2系列实验板验证，能计数0~23。此程序还可以修改为100以内任何进制计数器。-This is a written in VHDL language 24 a binary counter, using digital tube display, I used the instantiated statements, divided into 24 hex
DIVIDER
- M进制计数器 verilog code for divider-verilog code for divider verilog code for dividerverilog code for divider
jishu99
- 100进制计数器程序，随着时钟自动计数并且在七段LED数码管上显示出来-100 binary counter, with the clock is automatically counted and displayed on the seven-segment LED digital tube
eda
- 一百进制计数器，以十进制计数器为模板增加十位计数，可类比写出多位计数器。九十九清零。-One hundred binary counter, decimal counter increased ten count as a template, you can write a number of analog counter. Ninety-nine cleared.
cnt63dis
- ISE环境下Verilog编程实现63进制计数器并用7段译码显像管显示-ISE Verilog programming environment under 63 binary counter with 7 segment decoder CRT display
cnt100
- 一百进制计数器，采用层次化设计，底层文件为十进制计数器，顶层文件原理图设计-the procedure is based on vhdl,it can count 100,and use top-down
seller_moore
- 用Verilog实现十六进制计数器。内含有整个完整工程。包括tb文件。-realiaztion of timer16 using verilog
timer16
- 十六进制计数器的的Verilog实现。内有整个工程，包括tb文件。仿真可通过-realizaiton of timer16
CNT12
- 通过一个简单完整而典型的12进制计数器的VHDL设计实例，来使大家初步了解用VHDL表达以及由此而引出的VHDL语言现象和语句规则。 让大家能够迅速的从整体上把握VHDL程序的基本结构和设计特点，达到快速入门的目的。 -Through a simple and complete and typical 12-band counter VHDL design examples, to make preliminary understanding of VHDL expression and the
count6
- 本科课程设计 六进制计数器,带电路原理图，编译已通过。-Undergraduate course design- six decimal counter.Circuit diagram with the compiler has been adopted.
Johnaon_counter
- 本设计为六位约翰逊(Johnson)计数器，首先给大家介绍一下什么是约翰逊计数器，它又称扭环计数器,是一种用n位触发器来表示2n个状态的计数器。它与环形计数器不同,后者用n位触发器仅可表示n个状态。2~n进制计数器(n为触发器的个数)有2~n个状态。若以6位二进制计数器为例,它可表示64个状态。但由于8421码每组代码之间可能有二位或二位以上的二进制代码发生改变,这在计数器中特别是异步计数器中就有可能产生错误的译码信号,从而造成永久性的错误。而约翰逊计数器的状态表中,相邻两组代码只可能有一位二进
baduanshumaguan
- 用VHDL语言设计并实现一电路，其功能是8个数码管分别显示数字0－7。首先是数码管0显示0，其他数码管不显示；然后是数码管1显示1，其他数码管不显示；依此类推，数码管7显示完后再显示数码管0，这样循环下去。（提示：数字0－7的循环可以使用8进制计数器对1Hz的时钟信号进行计数得到，计数器的输出送到BCD到七段数码管的译码器，由其驱动数码管显示相应的数字。）(Using VHDL language to design and implement a circuit, its function is
LED_DISP
- 输入时钟4MHz，分频至1Hz，对时钟计数，LED显示输出，加使能EN和复位RST(Input clock 4MHz, frequency division to 1Hz, clock count, LED display output, add enable EN and reset RST)