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7vhdl
- 16 进制段位数码译码扫描显示，用VHDL编写计数器并完成计数显示
c4240c
- 一个通用计数器的VHDL源代码,只要稍做修改，就可以实现各种进制的计数器。
work5FREQTEST
- 8位十六进制频率计设计 根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1s的输入信号脉冲计数允许信号；1s计数结束后，计数值被锁入锁存器，计数器清零，为下一测频计数周期做好准备。测频控制信号可由一个独立的发生器（FTCTRL）来产生。
10fenpingqi
- 1、分别用IF语句和CASE语句设设计一个10分频器。 2、设计一个24进制加法计数器。 3、设计一个有使能端控制的4位减法计数器。 4、用case语句设计一个3-8译码电路 5、用CASE语句设计一个共阳极的七段译码电路。 6、已知输入信号为6MHZ，现需要输出2HZ信号，分别用if语句和CASE语句设计能实现该功能的电路 7、已知输入信号为9HZ，现需要输出2HZ信号，分别用if语句和CASE语句设计能实现该功能的电路 -1, respectively, with
COUNT
- 这是一个十六进制的加减计数器源代码，把其修改一下就可以用其他进制了-This is a hexadecimal addition and subtraction counter source code, its change it can use other hex of the
stopwatch
- 此为秒表计数器的硬件描述语言源程序，有清零键和暂停键。该例子比较简单，适合初学者。有分频、十进制、六进制、秒表共四部分组成-This is the stopwatch counter hardware descr iption language source code , a clear key and the Pause button . The example is simple , suitable for beginners . Took part in the frequency ,
22
- 使用VHDL实现16进制的计数器的算法程序-Use VHDL to achieve 16 of the counter-band algorithm procedure
Led
- 本程序有效的防止了按键的抖动，可以移植于各种需要按键防抖的程序，本程序是功能为按键防抖16进制减法计数器-debounced counter VHDL
DIP_PB_Counter
- 本程序有效的防止了按键的抖动，可以移植于各种需要按键防抖的程序，本程序是功能为按键防抖16进制减法计数器-This procedure prevents the effective jitter keys can be transplanted into a variety of procedures need to Anti-Shake button, the program is anti-shake function for the key 16 counter-band subtract
Quartus
- 1.七段数码管译码器 2.4人表决器 3.4进制加减法计数器~具有进位和借位功能-1. Seven-Segment LED Decoder 2.4 M 3.4 people voting machine counters ~ with addition and subtraction and by-bit binary function
counterjia23
- 一个最基础的23进制加法计数器，学习VHDL一定会遇到的。-One of the most 23 hexadecimal adder based counters, learn VHDL will be encountered.
count10
- 基于vhdl语言的10进制的计数器程序，应该有用-Vhdl-based language program for 10 binary counter
counter_8050
- 本实验的功能为：10进制从80-50的计数器，2次/秒，这里的clk为50MHZ,一秒一次需要外加分频功能-The function of this experiment as follows: 10 binary counters from 80-50, 2 times/sec, where clk is 50MHZ, second function of a need for external divider
cymometer
- 8位十进制的频率计 有相关的波形仿真，对相应计数器的修改，可以实现任何进制（如8、16、32）的修改-8-bit decimal frequency include the relevant waveform simulation, the corresponding changes to the counter, any band can be achieved (eg, 8,16,32) changes
shuzizhong
- 数字钟设计，分别由一个24和60进制的计数器及显示模块组成。-It is about a design of digital clock,which is comprised a 24 and a 60 counting device and a display device
clk_counter
- 计数器，可以通过数码管显示数字，包括了分频器，进制设定-clk_counter
CNT4
- 4进制加法计数器,实现简单的4进制计数功能, 有进位输出,清零复位的功能,简单易行.-4 binary counter addition, the 4 simple binary counting function, carry out, clear reset function, simple.
4-10-VHDL-f1
- 四位10进制VHDL频率计设计说明 四位频率计的结构包括一个测频率控制信号发生器、四个十进制计数器和一个十六位锁存器（本例中所测频率超过测频范围时有警示灯）。-Four 10-digit frequency counter VHDL design descr iption of the structure of the four frequency meter includes a measuring frequency control signal generator, four deci
digit_clock
- 1) 计时计数器用24进制计时器电路。 2) 可手动校时，能清零及分别进行时、分、秒的校正。 3) 可整点报时，扬声器发出时长为1s的信号。 4) 可设置闹钟功能。当计时计到预定时间时，扬声器发出闹铃信号，可控制闹铃时长。 -clock
COUNT60
- 这是一个用VHDL语言编写的60进制秒计数器。欢迎下载。-This is a VHDL language with 60 decimal seconds counter. Welcome to download.