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  1. closed_SPWM

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  2. 带PI闭环测试生成的SPWM方案已通过测试,可以实现SPWM输出 -SPWM scheme with a PI closed-loop test generation has been tested, you can achieve SPWM output
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:2.22kb
    • 提供者:john
  1. ethernet_loopback

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  2. 通过FPGA驱动千兆以太网口,完成SPARTAN6上的UDP数据包闭环测试,即通过网口发送数据包到FPGA,FPGA内部将接收到的数据返回到PC机,建议测试之前添加ARP静态绑定,FGPA内部的IP以及MAC地址在ROM里的COE文档里可以看到,发送端添加了CRC以及整体CHECKSUM的计算(Driven by FPGA Gigabit Ethernet port, UDP SPARTAN6 data packet on the closed loop test, through the ne
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-05
    • 文件大小:22.83mb
    • 提供者:marktuwen
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