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dividers.tar
- 无符号类型的除法器,有VHDL语言描述了无符号的除法器,包括测试文件
djdcf
- 在3D图像处理等对运算要求高的领域,高效除法器已成为处理器内必不可少的部件。在分析除法器设计的泰勒级数展开算法基础上,提出了一种新的除法器设计算法。在满足同样精度的情况下,所实现的三级流水线的除法器,与基于泰勒级数展开算法的除法器相比,面积更小,速度更快。
divider
- 此代码用于实现基2的SRT除法器设计,可以实现400MHz以上的32位定点无符号数除法器(除数、被除数和余数均由16位整数和16位小数组成,商由32位整数和16位小数构成,包括源代码和测试文件,可以直接仿真。
divider
- 经过精心设计的除法器的代码,并在FPGA硬件平台实现和验证过的
divide
- 除法器的设计本文所采用的除法原理是:对于八位无符号被除数A,先对A转换成高八位是0低八位是A的数C,在时钟脉冲的每个上升沿C 向左移动一位,最后一位补零,同时判断C的高八位是否大于除数B,如是则C的高八位减去B,同时进行移位操作,将C的第二位置1。否则,继续移位操作。经过八个周期后,所得到的C的高八位为余数,第八位为商。从图(1)可清楚地看出此除法器的工作原理。此除法器主要包括比较器、减法器、移位器、控制器等模块。
divider
- 基于srt-2算法,利用verilog实现16位定点无符号数除法器(除数、被除数均由16位整数和16位小数组成,商由32位整数和16位小数构成,余数由32位小数组成)
test_div
- 定点除法器程序,分为被除数大于除数和除数大于被除数两种情况
alu-div
- 用verilog HDL代码编写的快速除法器,比较有用
div_aegp
- 用VHDL语言实现的除法器,可以处理非整除运算。精度0.004
chufa
- 一个简单的除法器,可以供各位参考!
fpdiv_vhdl
- 四位除法器的VHDL源程序-four division of VHDL source
risc_cpu
- 8位risc cpu的编写,使用quartus软件对其进行写入,里面内置乘法器、除法器等模块
32divider
- 32位元2進位除法器
what
- 除法器,可以很好的实现VHDL除法器的功能对于初学者有很大帮助.
Chapter10
- 第十章的代码。 本书通过100多个模块实例,详细地讲解了Verilog HDL程序设计语言,全书共分13章,内容涉及VerilogHDL语言基本概念、建模、同步设计、异步设计、功能验证等,实例包括各种加法器/计数器、乘法器/除法器、编码器/译码器、状态机、SPIMaster Controller、I2C Master controller、CAN ProtocolController、Memory模块、JPEG图像压缩模块、加密模块、ATA控制器、8位RISC-CPU等及各个实例模块相
vhdl_123
- 几个简单的vhdl程序。包括加法器,减法器,乘除法等等。-A few simple vhdl program. Including the adder, subtractor, multiplication and division and so on.
Hardware_Multiplier
- 用VHDL写的硬件乘法器,以及测试过了,一个时钟周期内完成乘法运算。被乘数、乘数的宽度通过通用属性GENERIC参数改变而轻松改变,硬件除法器也快好了。-Written by VHDL hardware multiplier, and tested, and a clock cycle multiplication. Multiplicand, multiplier width parameter changes through the common property of GENERIC an
divider
- 用verilog编写的快速除法器(8位除以4位)-With the rapid verilog write except machines (eight divided by four)
Chapter6-9
- 第六章到第九章的代码 本书通过100多个模块实例,详细地讲解了Verilog HDL程序设计语言,全书共分13章,内容涉及VerilogHDL语言基本概念、建模、同步设计、异步设计、功能验证等,实例包括各种加法器/计数器、乘法器/除法器、编码器/译码器、状态机、SPIMaster Controller、I2C Master controller、CAN ProtocolController、Memory模块、JPEG图像压缩模块、加密模块、ATA控制器、8位RISC-CPU等及各个实例
divider16
- 16位小数除法器verilog源码,可综合的,已经仿真过。-16bit fractional numeral divider verilog source