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- 微波炉定时器集成电路的设计 1、 控制状态机：工作状态状态转换。 2、 数据装入电路：根据控制信号选择定时时间、测试数据或完成信号的装入。 3、 定时器电路：负责完成烹调过程中的时间递减计数和数据译码供给七段数码显示，同时还可以提供烹调完成时间的状态信号供控制状态机产生完成信号。 -microwave timer IC design a control state machine : state of the state conversion work. 2, data l
usb_verilog.tar
- 文件包含一个usb 专用集成电路设计项目，用的verilog 原码-document contains a usb ASIC design, the original code verilog
Verilog
- verilog超详细的教程 数字集成电路设计入门--从HDL到版图，北大微电子学系，于敦山 ppt
VHDLDATACLOCK
- 本课程设计完成了数字电子钟的设计，数字电子钟是一种用数字显示秒、分、时的计时装置，由于数字集成电路技术的发展和采用了先进的石英技术，它使数字钟具有走时准确、性能稳定、携带方便等优点。数字钟已成为人们日常生活中必不可少的必需品，广泛用于个人家庭以及办公室等公共场所，给人们的生活带来极大的方便。在这里我们将已学过的比较零散的数字电路的知识有机的、系统的联系起来用于实际，来培养我们的综合分析和设计电路的能力。-VHDL dataclock
ICdesignVHDLbookofthesourcefile
- 《集成电路设计VHDL教程》一书中的源文件-" IC design VHDL Tutorial," a book of the source file
Verilog_Essential
- Verilog很不错的进阶书!看完后对数字模拟集成电路设计有个深入的认识!-This book is very important for a designer who wants to design a great digital circuits!
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- 集成电路设计技术－Verilog HDL 硬件描述语言 课件-IC design technology-Verilog HDL hardware descr iption language courseware
ICDesignVHDLTutorial
- 《集成电路设计VHDL教程》一书中的源文件，都是VHD格式的！-" IC Design VHDL Tutorial," a book of the source file is VHD format!
huawei
- 华为大规模集成电路设计原则 很重要的一些设计人需要注意的原则-Huawei' s principles of large scale integrated circuit design is important
aes_core
- aes 加密模块，通过这个例子可以学习专业集成电路设计中数字电路设计的一些方法，带你入门设计-aes encryption module can learn through the example of professional digital circuit design integrated circuit design in some way, take you on design
Low_Power_Design
- 集成电路设计中的低功耗设计概述。讲了功耗概念，低功耗方法策略等。-Integrated circuit design low-power design overview. About the concept of power consumption, low-power approach strategies.
VLSI-Digital-Signal-Process
- 这是一本介绍超大规模集成电路设计的书籍，相信会有帮助-This is an introductory VLSI design books, I believe will be helpful
verilog_example
- 集成了多个集成电路设计源代码，保证测试正确完整-verilog
zhengxuanxinhaofashengqi
- 使用ISE 软件调用IP 核进行数字集成电路设计的方法，正弦信号发生器-Use ISE software call IP core digital IC design method, sine signal generator
EDAhandbook
- 集成电路设计中EDA电路设计使用教程，学生用-Integrated circuit design in EDA circuit design using the tutorial,for students
clock-generator
- 在集成电路设计中，时钟乃必备元素，但时钟产生器一般为模拟或者数模混合电路，在以数字电路为主的ASIC设计中，一般使用其模型来仿真。 写一个时钟产生器模块。-In integrated circuit design, the clock is an essential element, but the clock generator is generally analog or mixed analog-digital circuits, digital circuits based ASIC
VLSI-Project-Median-filer
- FPGA和ASIC实现的图像中值滤波模块，各模块的仿真结果以及MATLAB,Modelsim联合仿真。这是中科大超大规模集成电路设计优化的final project。附有最终版的report和presention。-FPGA and ASIC implementation of image filtering modules, each module of the simulation results and MATLAB, Modelsim co-simulation. This is the
add.v
- 这是verilog的加法器。它可用于超大规模集成电路设计。(This is an adder by Verilog. It can be used for VLSI design.)
analog_and_mixed_signal_ic_design
- 模拟与混合信号集成电路前端设计培训,内含ADC设计，verilog A, SPICE,设计方程\方法等(Analog and mixed signal ic front end design tutorial, example ADC design. including Verilog A, SPICE and design equations for AMS circuit design.)
eetop.cn_专用集成电路设计实用教程
- 本书的主要对象是IC设计工程师，帮助他们解决IC设计和综合过程中遇到的实际问题。(The main object of this book is IC design engineers, to help them solve the practical problems encountered in IC design and integration.)