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搜索资源列表

  1. Virtex-5family

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  2. Virtex™ -5 系列提供 FPGA 市场中最新最强大的功能。Virtex-5 系列采用第二代 ASMBL™ (高级硅片组合模块)列式架构, 包含四种截然不同的平台(子系列),比此前任何 FPGA 系列提供的选择范围都大。每种平台都包含不同的功能配比,以满 足诸多高级逻辑设计的需求。-Virtex ™ -5 family provides the latest FPGA market, the most powerful features. Virtex-5 s
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:271.1kb
    • 提供者:高超
  1. EDA-basedtechnologiessuchasprecisionmulti-function

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  2. 在对三种测频方法进行分析的基础上,介绍了基于EDA技术的等精度测频原理。给出采用AT89C51实现控制并通过FPGA来设计多功能等精度数字频率计的具体方法。该频率计可以兼顾频率计对速度、资源和测频精度等各方面的优化需求。-Frequency of three methods of analysis based on EDA technology based on the principle of frequency measurement accuracy, etc.. AT89C51 give
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:132.87kb
    • 提供者:何蓓
  1. myprojects

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  2. 同步数字复接的设计及其FPGA实现 在简要介绍同步数字复接基本原理的基础上,采用VHDL语言对同步数字复接各组成模块进行了设计,并在ISE集成环境下进行了设计描述、综合、布局布线及时序仿真,取得了正确的设计结果,同时利用中小容量的FPGA实现了同步数字复接功能。 基群速率数字信号的合成设备和分接设备是电信网络中使用较多的关键设备,在数字程控交换机的用户模块、小灵通基站控制器和集团电话中都需要使用这种同步数字复接设备。近年来,随着需要自建内部通信系统的公司和企业不断增多,同步数字复接设
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-11
    • 文件大小:2.29mb
    • 提供者:chenysh
  1. Fingerprint_Identify

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  2. 本项目名称是:基于FPGA的指纹识别模块设计。 主要内容为:本模块采用xilinx公司的Spartan 3E系列XC3S500E 型FPGA作为核心控制芯片,通过富士通公司的MFS300滑动式电容指纹传感器对指纹图象进行提取,然后对提取的指纹图像进行灰度滤波、图像增强、二值化、二值去噪、细化等预处理,得到清晰的指纹图象,再从清晰的指纹图象中提取指纹特征点,存入外部FLASH作为建档模板。指纹比对时,采用同样的方法获得清晰的指纹图像,建立比对模板,然后将比对模板与建档模板利用点模式匹配
  3. 所属分类:VHDL编程

    • 发布日期:2013-08-08
    • 文件大小:186.53kb
    • 提供者:xiaoxu
  1. SOPCBuilderIPdesign

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  2. SOPCBuilder用户IP自定义设计,里面讲解了如何按照用户需求自己编写HDL代码来做为v文件,值得参考-SOPCBuilder users to customize the design of IP, which explain how to user needs in accordance with their own HDL code to do the preparation of documents for v, it is also useful
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:292kb
    • 提供者:铜铁锌
  1. FIFO

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  2. 设计了一个具有双时钟信号,双复位信号的FIFO,用于FPGA中的数据缓冲,RAM的定义是参数型,可以根据自己的需求,修改此参数,完成RAM的容量扩展。程序中有详细的说明-Designed a dual-clock signal, double reset signal FIFO, for the FPGA in the data buffer, RAM is defined as parameter type, according to their needs, and modify this
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:178.75kb
    • 提供者:luosheng
  1. paper_FPGA

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  2. 基于FPGA控制的高速固态存储器设计,对固态存储器进行了需求分析, 根据航天工程对高速固态存储器的需求, 确定了设计方案。 针对航天工程对高速固态存储器速率要求较高的特点, 在逻辑设计方面采用流水线技术、并行总线技术。在器件选择方面, 采用LVDS构成接口电路, FPGA构成控制逻辑电路电路, SDRAM芯片阵列构成存储电路。设计了高速固态存储器。该设计简化了硬件电路, 大大提高了存储数据的速率。-FPGA-based control design of high speed solid s
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:255.65kb
    • 提供者:lyh
  1. COFDMFPGA

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  2. TDD双向无线移动传输系统是在整合最新4G技术、LTE技术优势的基础上,自主研发设计的最新一代高速无线网络数据传输设备,能够在“高速运动中”、“非视距条件下”实现高速实时双向传输。TDD双向无线移动传输系统为满足多个移动远端与主控端之间的双向宽带多媒体和数据通信需求而设计,是运动中综合业务如语音、数据、高质量图像双向传输的最佳选择。传输性能指标达到国际领先,适合无线环境复杂、覆盖范围大、通信质量有保障的特定行业应用。-no
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-08
    • 文件大小:1.82mb
    • 提供者:刘金华
  1. BALLGAME

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  2. 一个小球游戏的VHDL设计 有需求的可以下载-A VHDL design of the ball game
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:72.56kb
    • 提供者:李雷
  1. 7_1LVDS_serilizer

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  2. 7:1LVDS编码 为LVDS方面需求的人提供参考设计,很高兴- This VHDL or Verilog source code is intended as a design reference which illustrates how these types of functions can be implemented. It is the user s responsibility to verify their design for consistency a
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:1.1kb
    • 提供者:大方的
  1. FIFO-APP-IN-ASIC

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  2. FIFO在ASIC中的设计应用,用于图像滤波处理,解决了ASIC中图像处理过程中数据缓存的需求,有一定实用价值-FIFO in the ASIC Design and application for image filtering, image processing ASIC to resolve the data caching process needs a certain practical value
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:254.38kb
    • 提供者:tutu
  1. jianpancaomiao

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  2. 经过对系统做需求分析,详细功能设计、编码,模块连接,并利用FPGA实现相应的功能,经过波形仿真、下载调试,验证了设计方案的可行性及实现方法的有效性,基本实现了系统的要求。-Microwave controller system is a utility-type system that includes not only the function of simple operation, but also good effect of cook. According to fixed routi
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:97.85kb
    • 提供者:仇斌杰
  1. DIV_oddN

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  2. Quartus开发环境下,通用小数分频器的设计,满足各种需求。-Quartus development environment, the design of the universal fractional divider, to meet various needs.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:435.41kb
    • 提供者:
  1. Design-exercise-M_sequence

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  2. 通信系统电路设计练习: M序列编码/解码器的设计 作业的背景及训练目的 为了给通信专业的同学们提供一个设计实践的机会,在最短的时间段内掌握数字设计的动手能力,提高Verilog语言的使用能力,所以专门设计了这样一个难度适中的数字通信系统设计练习。本练习是根据工程实际问题提出的,但为了便于同学理解,对设计需求指标做了许多简化。希望同学们在设计范例和老师的指导下,一步一步地达到设计目标。期望同学们能在两至三周内,参考设计范例,独立完成自己的设计任务,在这一过程中学习用Verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:138.31kb
    • 提供者:
  1. temp

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  2. 掌握时间一直是人们最基本的需求,而在快节奏的当今社会,时间更是一个很重要的工具。电子时钟是利用电子技术构成时钟功能的装置,与机械式时钟相比具有更高的准确性和直观性,且无机械装置,拥有更长的寿命,因此现在越来越得到广泛的使用。按照系统设计功能的要求,系统分为综合计时模块,数据调整模块,红外接收解码模块以及显示模块等4个模块,其中综合计时模块又包含7个子模块(年、月、日、星期、时、分、秒),每个子模块都具有预置,计数和进位的功能。(Time is always the basic need of p
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-01
    • 文件大小:1.3mb
    • 提供者:niconi
  1. dds6_ise12migration

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  2. 以DE2为开发平台,采用Veriolg语言编程,实现了DDS信号输出,频率,步进,波形输出均可调,采用Modelsim以及FPGA内嵌逻辑分析仪验证设计的正确性,可以满足一定的工程需求。(With DE2 as the development platform and Veriolg language programming, the DDS signal output, frequency, step and waveform output can be adjusted. The corre
  3. 所属分类:VHDL/FPGA/Verilog

  1. CAR_LI2

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  2. DE1-SOC实验开发板和Verilog HDL语言的交互式程序作品,选择避障小车作为课程设计题目,并根据选题制定了如下设计需求: 1.能实现基本的避障小车功能,即躲避障碍,变速,计分,计时显示游戏开始、进行和结束画面; 2.能实现人机交互功能,玩家可通过外接键盘或DE1-SOC开发板自带按键和开关操作小车转向; 3.能通过VGA在显示屏中显示,并且能达到5Hz的刷新频率; 4.能实现自定义小车和障碍物皮肤的功能;(DE1-SOC experiment development board
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-03-24
    • 文件大小:20.17mb
    • 提供者:Sven111
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