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FPGA
- 第一章、为什么工程师要掌握FPGA开发知识？ 5 第二章、FPGA基本知识与发展趋势 7 2.1 FPGA结构和工作原理 7 2.1.1 梦想成就伟业 7 2.1.2 FPGA结构 8 2.1.3 软核、硬核以及固核的概念 15 2.1.4 从可编程器件发展看FPGA未来趋势 15 第-The first chapter, why engineers should master the knowledge of FPGA development? 5, Chapter
lift
- 本设计用VDHL实现了50层电梯的控制,实现的功能有（1）用LED显示电梯的行进过程,即用数码管显示电梯当前所在楼层的位置。 （2）在每层电梯的入口处有两个按钮上升请求(up)和下降请求(down)，按钮按下时则对应的LED亮。 （3)电梯到达了有请求的楼层之后，把门打开。停留15秒之后，把门关闭。 （4）电梯的运行遵循方向优先原则:当电梯处于上升模式时,只响应比电梯所在位置高的上楼请求信号,由下面上逐个执行,直到最后一个上楼请求执行完毕,如更高层有下楼请求则直接上升到有下楼请求的最
conformPulse
- 本程序实现了对两相混合式电机提供4路驱动信号，相位相差90，180，另外也提供了拨码开关控制的频率输出选择，输出频率最大是5M,外部全局时钟是10M，采用的芯片是epm7128slc-84-15, 管脚分配可以参考管脚分配文件，对应驱动电机信号是两相双极性A+,A-,B+,B-. 编译环境是quartusII 8.0,这段代码可用来调试步进电机双桥驱动电路，也可用当信号发生器使用。-The program realization of two-phase hybrid motor provide
vhdlcoder
- 本文件夹包含了16个VHDL 编程实例，仅供读者编程时学习参考。 一、四位可预置75MHz -BCD码（加/减）计数显示器（ADD-SUB）。 二、指示灯循环显示器（LED-CIRCLE) 三、七人表决器vote7 四、格雷码变换器graytobin 五、1位BCD码加法器bcdadder 六、四位全加器adder4 七、英语字母显示电路 alpher 八、74LS160计数器74ls160 九、可变步长加减计数器 multicount 十、可
PN4
- 语言：VHDL 功能：该PN4序列的特点为将一个4位序列的前两位取异或，再让序列左移一位，用异或的结果作为序列的最后一位。序列周期是15，即15位伪随机序列。其中包括序列的产生模块和检测模块。对于误码检测，首先捕获相位。然后，规定测试的码的总个数，统计这些码中有多少个不能满足PN序列特点的，用计数器统计个数。如果发现误码过多，可能是相位失调，重新捕获相位，再进行误码检测。 仿真工具：modelsim 综合工具：quartus -Language: VHDL function:
counter_interleaver
- It is verilog based implementation of interleaver and counter for 0,15,3,7,8,4,2,14
1602Dynamic-display
- 名称：LCD1602 内容：通过标准程序动态显示字符 引脚定义如下：1-VSS 2-VDD 3-V0 4-RS 5-R/W 6-E 7-14 DB0-DB7 15-BLA 16-BLK-Name: LCD1602 content: The standard procedure for dynamic display of character pins are defined as follows :1-VSS 2-VDD 3-V0 4-RS 5-R/W 6-E 7-14 DB0
CC2430
- CC2430基础实验源代码，帮助读者快速认知CC2430芯片 ││sch_CC2430ZDK.pdf ││ │├─1.LED │├─2.LCD │├─3.Clock模式 │├─4.External中断 │├─5.Timer中断 │├─6.Stop观看 │├─7.ADC │├─8.Temp传感器 │├─9.Joystick │├─10.UART - 液晶 │├─11.DMA │├─12.ADC_Series │├─13.Flash写作
4wei-ji-shu-qi
- 4位同步二进制加法计数器的工作原理是指当时钟信号clk的上升沿到来时，且复位信号clr低电平有效时，就把计数器的状态清0。 在clr复位信号无效（即此时高电平有效）的前提下，当clk的上升沿到来时，如果计数器原态是15，计数器回到0态，否则计数器的状态将加1. -4 synchronous binary adder counter works by the rising edge of the clock signal clk, and the reset signal CLR acti
EDA
- 1.八进制计数器 2.八位右移寄存器 3.八位右移寄存器（并行输入串行输出） 4.半加 5.半加器 6.半减器 7.两数比较器 8.三数比较器 9.D触发器 10.T触发器 11.JK1触发器 12.JK触发器 13.三位全加器 14.SR触发器 15.T1触发器 16.三太门 17.有D触发器构成的6位2进制计数器 18.带同步置数的7进制减法计数器（6位右移寄存器） 19.二十四进制双向计数器 20.二选一 21
4bit counter
- 4-bit synchronous counter counts sequentially on every clock pulse the resulting outputs count upwards from 0 ( 0000 ) to 15 ( 1111 )
I2Csalve.v
- Modified I2C salve design 1. Asynchronous design: ASIC or FPGA design option 2. 8 bits CSR RW interface: 0~15, address and control 3. PAD not included 4. Altera CPLD verified
uart
- VHDL实现串口转换的代码，串行通信的发送器有五个状态：--1.X_IDLE(空闲)状态 : 当UART被复位后,状态机将立刻进入这一状态,在这个状态下, -- 状态机一直等待发送命令XMIT_CMD,当接收到发送命令后,状态机进入X_START状态,准备发送起始位信号 --2.X_START状态 : 在这个状态下,UART发送一个位时间宽度的逻辑'0',信号至TXD,即 -- 起始位,紧接着状态机进入X_SHIFT状态,发一位数据 --3.X_WAIT状态 : 当状态机处于这一个状态时