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搜索资源列表

  1. Traffic_Light_Controller

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  2. 该控制器在设计上控制了一个繁忙的高速公路(高速路的红绿灯) 相交一岔路(SRD)等具有相对较轻的交通负荷。图1显示 在交通灯的位置。在十字路口传感器检测汽车的存在 在公路上和岔路。该图意味着,无论是公路和副作用 道路提供每个方向的交通单一车道。这两个普通的道路(红, 黄,绿)信号灯。交集装有一个传感器。-The controller to be designed controls the traffic lights of a busy highway (HWY) inter
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:16156
    • 提供者:jimmy sia
  1. VHDL

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  2. 控制电话信令 完成忙碌 等待 回铃音振铃等-Signaling complete control over telephone ring so busy waiting ringback tone
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1386
    • 提供者:newm
  1. 1602jtxs

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  2. 1602液晶显示器的头文件,主要功能是进行lcd的初始化,及写指令、写数据、检测忙碌状态、读数据、输出字符和字符串子函数程序。主函数中写出显示的光标地址和要显示的字符串就可进行仿真。用于初学lcd的朋友,可进行简单的显示字符串。-1602 LCD header file, the main function is to carry out lcd initialization, and write commands, write data, detect busy state, read dat
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:1476
    • 提供者:征程
  1. FPGAxinlingyinfangzhen

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  2. 基于FPGA的信令音产生程序,包括拨号音,忙音,振铃音等-FPGA-based signaling tone generation process, including dial tone, busy tone, ring tones, etc.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-11
    • 文件大小:2130530
    • 提供者:于风
  1. Interactive-state-machine

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  2. 交互状态机建模,交互状态机能够使用通过公共寄存器通信的独立的a l w a y s语句进行描述。 示的两个交互进程的状态图, T X是一个发送器, M P是一个微处理器。如果进程T X不忙,进 程M P将要发送的数据放置在数据总线上,然后向进程T X发送信号L o a d T X,通知其装载数据 并开始发送数据。进程T X在数据传送期间设置T X B u s y表明其处于忙状态,不能从进程M P接 收任何进一步的数据。-Interactive state machine mode
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:3877
    • 提供者:小模子
  1. phone_control

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  2. 一个电话用户信令控制器设计,电话接续过程中控制忙音,回铃音和振铃输出。-A telephone users signal controller design.Phone in the process control in busy tone, back to LingYin and ringing output.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:117739
    • 提供者:郑志翔
  1. 18B20PLCD

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  2. 温度液晶显示演示程序 LCD数据线:P0口 LCD控制线:RS P20 RW P21 E P22 BUSY P07 18B20端口DQ :P27 -Temperature of liquid crystal display demo Data line: P0 LCD LCD RS P20 RW P21 control line: E P22 BUSY P07 18B20 DQ : P27 port
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:1910
    • 提供者:李金瀚
  1. Serial-port

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  2. this a serial port (COM) transmitter module and it is fully synthesizble on fpga it has load, clk, rest and data inputs and serial a,d busy outpus -this is a serial port (COM) transmitter module and it is fully synthesizble on fpga it has load, c
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:271210
    • 提供者:hamid moallemi
  1. djk2

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  2. 一个模仿了CPU运算器的VHDL小程序,纠结了好几天,终于搞明白了希望能榜上点忙-A parody of the VHDL program in the CPU power, tangled for several days, finally figured it out hope standings point busy
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:311941
    • 提供者:dujingkai
  1. chuankoushoufa

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  2. 接收代码: 对接收数据的采样频率:16X9600HZ 接收代码编写思路: 首先判断起始位,没有数据传输时,起始位为“1”的状态,当有数据时起始位为“0”。因为采样的频率是通信频率的16倍,所以当连续8次(数据位正中间)采集为“0”时就认为是有数据到来。那么可以开始采集数据位,以后每隔16个脉冲采集一个数据(每个数据的正中央,不易发生畸变的部分),连续采样8次,即完成数据位的采集。最后实现串并转换。如此重复即可。(因为通信已经预约好,停止位和校验位都为“1”,不会对数据产生影响。)
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-21
    • 文件大小:86013
    • 提供者:ran feng
  1. EDK_IP_ISE

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  2. 最近忙一个EDK的小工程,自己定义个用Create or Import Peripheral 定义了IP,在里面要用到ISE的IP.困扰了一段时间!经过群里、论坛上一些朋友的帮助 终于OK了-EDK little busy recently a project with their own definition of a Create or Import Peripheral define the IP, in which to use the ISE IP. Troubled for some
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:14118
    • 提供者:成功
  1. router_five_port

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  2. On-chip routers typically have buffers dedicated to their input or output ports for temporarily storing packets in case contention occurs on output physical channels. Buffers, unfortunately, consume significant portions of router area and pow
  3. 所属分类:VHDL-FPGA-Verilog

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