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  1. sixuanyi

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  2. 四选一选择器,输入四个,输出1个.当NM=00时选A 当NM=01时选B 当NM=10时选C 当NM=11时选D-four elected a selector, the importation of four, Output 1. When NM = 00 A at the election when NM = 01 am when the election NM B = C 10:00 when the election NM = 11:00 election D
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:13.28kb
    • 提供者:赵总令
  1. verilogshejiMiLeJIEMAQI

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  2. 用verilog设计密勒解码器 一、题目: 设计一个密勒解码器电路 二、输入信号: 1. DIN:输入数据 2. CLK:频率为2MHz的方波,占空比为50% 3. RESET:复位信号,低有效 三、输入信号说明: 输入数据为串行改进密勒码,每个码元持续时间为8μs,即16个CLK时钟;数据流是由A、B、C三种信号组成; A:前8个时钟保持“1”,接着5个时钟变为“0”,最后3个时钟为“1”。 B:在整个码元持续时间内都没有出现“0”,即连续16个时钟保
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:207.71kb
    • 提供者:mingming
  1. traffic_1112

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  2. 一个交通灯的vhdl语言实现 用 VC的  1.在指定的文件夹内查找某个文件      2.获取系统文件夹的路径, 要求显示windows system temp 当前目录的路径 C语言  跳马问题:在5*5的棋盘上,以编号为1的点出发,按日只跳马,要求不重复地跳所有位置,求出符合规则所有跳马的方案     1  6  15  10  21     14 9  20  5   16     19 2  7   22  11     8  13 24  17  4     25 18 3   12
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1.37kb
    • 提供者:小三
  1. ALU1

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  2. ALU 指令格式(16位) op DR SR fun 0--3 4—7 8--11 12--15           指令类 OP码 指令 FUN 功能描述 控制 0000  NOP 0000 空指令 HLT 0001 停机 有条件跳转 0010  JZ 0000 Z=1,跳转 JC 0001 C=1,跳转 JNC 0010 C=0,跳转 JNZ 0100 Z=0,跳转 Jump 0101 无条件跳转 LOAD 001
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-24
    • 文件大小:1.05kb
    • 提供者:翟志强
  1. source11-12

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  2. verilog hdl教程135例:verilog hdl语言类似于C语言,便于学习。本文档带有源代码,11-12章-Verilog HDL 135 cases Guide : Verilog HDL language similar to the C language, to facilitate learning. This document with the source code 11-10-12 Cap
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:9.14kb
    • 提供者:余月森
  1. disanci

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  2. 5位的操作数X和Y输入后暂存在寄存器A和B中,两位的操作控制码control暂存在寄存器C中,按照control码的不同,分布实现下列操作: 00控制X+Y 01控制X-Y 10控制X and Y 11控制 X xor Y 运算结果暂存在寄存器D中,然后输出。 -5 of the operand X and Y after the temporary importation of A and B in the register, the two operational c
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:398.76kb
    • 提供者:ALEX
  1. logic

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  2. 5位的操作数X和Y输入后暂存在寄存器A和B中,两位的操作控制码control暂存在寄存器C中,按照control码的不同,分布实现下列操作: 00控制X+Y 01控制X-Y 10控制X and Y 11控制 X xor Y 运算结果暂存在寄存器D中,然后输出。 -5 of the operand X and Y after the temporary importation of A and B in the register, the two operational c
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:1.56kb
    • 提供者:ALEX
  1. alarm

    0下载:
  2. The red arrow showed the output became 8 when the measured temperature changed to 11°C. As shown by black arrow, the maximum output was 28. The program was run according to the proposed method.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:99.43kb
    • 提供者:jayjay
  1. comp

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  2. The red arrow showed the output became 8 when the measured temperature changed to 11°C. As shown by black arrow, the maximum output was 28. The program was run according to the proposed method.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:111.97kb
    • 提供者:jayjay
  1. curtain

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  2. The red arrow showed the output became 8 when the measured temperature changed to 11°C. As shown by black arrow, the maximum output was 28. The program was run according to the proposed method.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:112.49kb
    • 提供者:jayjay
  1. lighting

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  2. The red arrow showed the output became 8 when the measured temperature changed to 11°C. As shown by black arrow, the maximum output was 28. The program was run according to the proposed method.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:89.3kb
    • 提供者:jayjay
  1. modulated_gen

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  2. The red arrow showed the output became 8 when the measured temperature changed to 11°C. As shown by black arrow, the maximum output was 28. The program was run according to the proposed method.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:182.62kb
    • 提供者:jayjay
  1. EP2C8-2010_FPGA

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  2. EP2C208C8 FPGA开发源代码(芯蓝C8板) turn_on_led 点亮LED sw_led 拨动开关控制LED rider_led 跑马灯 water_led 流水灯 key_led_without_debounce 轻触开关控制LED,无按键去抖 key_led_with_debounce 轻触开关控制LED,有按键去抖 seg7x8_dynamic_disp 七段数码管动态显示 matrixKeyb
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-15
    • 文件大小:3.67mb
    • 提供者:wqc
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