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file_verilog
- 该文件用在CPLD上的，和C语言很接近，5位的计数器一个。-the documents on the CPLD, and the C language is close to that of the five counters one.
除法器的设计本文所采用的除法原理
- 除法器的设计本文所采用的除法原理是：对于八位无符号被除数A，先对A转换成高八位是0低八位是A的数C，在时钟脉冲的每个上升沿C 向左移动一位，最后一位补零，同时判断C的高八位是否大于除数B，如是则C的高八位减去B，同时进行移位操作，将C的第二位置1。否则，继续移位操作。经过八个周期后，所得到的C的高八位为余数，第八位为商。从图(1)可清楚地看出此除法器的工作原理。此除法器主要包括比较器、减法器、移位器、控制器等模块。-Divider design used in this paper, the p
sourcefile
- 在Altera公司的Cyclone系列FPGA开发板上试验的按键中断程序，希望对那些学习中断开发的初学者有帮助。 pio_key.v是verilog编写的按键中断程序，对应四个按键，按其中任何一个键都可以发送一个中断； keyint.c是Nios中编写的C程序，用于检测按键的中断，如果检测到中断，会检测是哪个按键按下，从而执行相应的程序！ -In Altera' s Cyclone series FPGA development board interrupt key test
fpga64_027
- VHDL source codes of the FPGA64, a fpga implementation of the C64 computer. Version for the c-one fpga board.
vmachine
- Verilog code for vending machine.. Descr iption: Vending machine ll take two quarters and distribute one of the two flavors of juice(apple or orange). Inputs: • Q : A quarter has been inserted. • O : orange juice button is press
Priority_Encoder
- Unlike a multiplexer that selects one individual data input line and then sends that data to a single output line or switch, an Encoder takes all the data inputs one at a time and converts them to a single encoded output. Then, it is a multi-input da
Encoder_Using_Assign_Statement
- Encoder Using Assign Statements: Unlike a multiplexer that selects one individual data input line and then sends that data to a single output line or switch, an Encoder takes all the data inputs one at a time and converts them to a single encoded o
verilog_testbench_genetator
- 这是一个perl程序 只需要在cmd中运行，参数为你的Verilog名字 功能是:半自动生成Verilog的testbench，提高编码效率-#-----READ ME of verilog_tb_generate.pl----------------------| # | #-----copyright(C) Xzmeng 2010---------------
code
- 两个AD代码，一个是FPGA的（基于verilog） ,另一个是单片机的（基于汇编）。 还有两个基于c语言的单片机程序。还有一个脉冲宽度调制的verilog程序-Two AD code, one FPGA (based on verilog), the other is the microcontroller (based on the compilation.) There are two microcontrollers based on c language program. Ther
ass1_2_hamming
- Hamming codes are a class of binary linear codes. They can detect up to two simultaneous bit errors, and correct single-bit errors. In particular, a single-error-correcting and double error detecting variant commonly referred to SECDED.-a) Develop a
LCD_1602
- 基于C8051单片机中应用LCD1602的详细代码，已经封装成库，及一个.C一个.H文件-C8051 MCU based applications LCD1602 detailed code has been packaged into a library, and one. C a. H files
DS1624
- DS1624是美国DALLAS公司生产的集成了测量系统和存储器于一体的芯片。数字接口电路简单，与I2C总线兼容，且可以使用一片控制器控制多达8片的DS1624。其数字温度输出达13位，精度为0.03125℃。DS1624可工作在最低2.7V电压下，适用于低功耗应用系统。-DS1624 is the United States of America DALLAS company integrated measuring system and memory in one chip. Digital
digitron_driver_VHD
- 关于easy fpga开发板的led数码管的驱动； --输入：控制端ctrl_digin[2:0]共三位，表示（0~7）控制8个数码管的选通， -- 数据端dig_dtin[3:0]共四位，表示（0~F）控制数码管显示的数字 -- 控制时钟clk_dig一位用于时钟同步 --输出：显示dig_dtout[6:0]共七位，控制A,B,C,D,E,F,G[6:0]小数点不包括在内； -- 控制位ctrl_digout[7:0]共八位，任意时刻只能有一个为高，即只有一个
digitron_driver_V
- 关于easy fpga开发板的led数码管的驱动； 此为verilog程序 --输入：控制端ctrl_digin[2:0]共三位，表示（0~7）控制8个数码管的选通， -- 数据端dig_dtin[3:0]共四位，表示（0~F）控制数码管显示的数字 -- 控制时钟clk_dig一位用于时钟同步 --输出：显示dig_dtout[6:0]共七位，控制A,B,C,D,E,F,G[6:0]小数点不包括在内； -- 控制位ctrl_digout[7:0]共八位，任意时
CRC.C
- 下面以最常用的CRC-16为例来说明其生成过程。 CRC-16码由两个字节构成，在开始时CRC寄存器的每一位都预置为1，然后把CRC寄存器与8-bit的数据进行异或(异或：二进制运算 相同为0，不同为1；0^0=0 0^1=1 1^0=1 1^1=0)， 之后对CRC寄存器从高到低进行移位，在最高位（MSB）的位置补零，而最低位（LSB，移位后已经被移出CRC寄存器）如果为1，则把寄存器与预定义的多项式码进行异或，否则如果LSB为零，则无需进行异或。重复上述的由高至低的移位8
multiplier
- 8 bits multiplier module in verilog a[7:0]*b[7:0]=c[8:0] // only use one adder
Introduction-to-C-Sharp-classic
- c#编程的经典书籍，.Net开发的最佳伴侣之一-c# programming classic books, Net developed one of the best companion
h2
- 加法器 输入信号： 输入数实部Ra，Rb，Rc，Rd，虚部Ia，Ib，Ic，Id的数据宽度均为19位；每次向加法器阵列只能送一个操作数，包括实数R（19bit）、虚部I（19bit）；操作数据a、c、b、d的顺序连续送入，在加法器列中要进行串并变换。 CP脉冲。 输出信号： 输出数实部Ra’，Rb’，Rc’，Rd’，虚部Ia’，Ib’，Ic’，Id’的数据宽度均为21位。-Adder input signal: the real part of the input numbe
uart-to-GPIO.vhd
- -- Filename ﹕ uart.vhd -- Author ﹕ZRtech -- Descr iption ﹕串口接收与发送程序 -- 本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证-- 程序的功能。程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控制器，10个bit是1位起始位-- 8个数据位，1个结束位。串口的波特律由程序中定义的div_par参数决定，更改该参数可以实现相应的波-- 特率。程序当前设定的div_
fifo
- VHDL code for DATA PATH for performing A=A+3 and A=B+C TO DESIGN AND SIMULATE DATA PATH FOR PERFORMING A=A+3 AND A=B+C USING ONLY ONE ADDER.