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crc
- CRC-16 VHDL Source Code
MYCRC
- 由于altera公司的CRC生成和校验模块不支持本系统使用的Cyclone IV E系列FPGA，因此本文独立设计了CRC模块。该模块的接口与altera公司的CRC模块接口基本一致，能够对16位输入的数据流进行CRC校验码生成和校验。本文采用CRC-CCITT生成项，其表达式为：X16+X12+X5+X0。本模块需要startp信号及endp信号指示数据传输的起始及结束。本模块采用状态机设计，对于数据头和数据尾分别由不同的状态来处理。在本模块中，使用了for循环，这会消耗较多的FPGA资源，但
crc-ccitt
- CRC校验ccitt的串行功能实现，实现16位CRC校验，校验方式是CCI-function of realize crc ccitt 16BIT
PCME1
- 通常的CRC算法在计算一个数据段的CRC值时，其CRC值是由求解每个数值的CRC值的和对CRC寄存器的值反复更新而得到的。这样，求解CRC的速度较慢。通过-#define CRCCCITT 0x1021 #define CCITT-REV 0x8408 #define CRC16 0x8005 #define CRC16-REV 0xA001
CRC
- FPGA中并行实现CRC-CCITT标准的循环冗余校验码的生成-FPGA to achieve CRC-CCITT standard parallel cyclic redundancy check code generation
FCS_16
- Frame Check Sequence 16 bit Generator (CRC-CCITT and CRC-16)
CRC-CCITT_3c120
- EP3C120硬件下的NIOSii运行，经过测试ok，CRC校验源码。-A table-driven implementation of CRC-CCITT checksums.