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carslight
- 输入信号：左转弯传感器LH，右转弯传感器RH和紧急制动或慢行传感器JMH，另外，汽车尾灯主要是给后面行使汽车的司机注意。为了使尾灯的光信号更明显，采用亮灭交替的闪烁信号，其闪烁周期为2秒，即尾灯亮1秒，灭1秒，再亮1秒…。在图9-21中设置了一个1秒时钟的输入信号CP。 输出信号：输出共设两个，左面一个尾灯，右面一个尾灯，既左转弯时指示灯LD和右转弯时指示灯RD。-input signal : LH sensor made a left turn, Peccant RH sens
cp
- 数字测频器，多信号测频，和标准频率比对 输出采样信号
CCD
- 用TCD1501D驱动器产生CCD驱动的6个输出信号RS、CP、SP、SH以及Φ1、Φ2脉冲-Produced by CCD drive TCD1501D driven six output signal RS, CP, SP, SH, and Φ1, Φ2 pulse
4X4
- 基于CPLD的4X4键盘输入+液晶显示程序，以VHDL语言书写-CPLD based on the 4X4 keyboard input+ LCD procedures to VHDL language
CPLD
- 复杂可编程逻辑器件的初步介绍，通过一系列的简单例子，帮助读者熟悉开发环境和开发语言。-CPLD initial introduction, through a series of simple examples to help beginners master the basic development process
transfer
- 基于CPLD的PWM波形的发生器，编程语言为verilog,开发环境为QuartusII.-The CPLD-based PWM waveform generator, the programming language to verilog, development environment for QuartusII.
cpsk
- 用VHDL硬件语言对BPSK调制解调系统进行编写，仿真通过，源代码-VHDL hardware language using BPSK modulation and demodulation system, the preparation, simulation adopted, the source code
jicunqi
- 寄存器的VHDL实现，寄存一组二值代码，对寄存器的触发器只要求它们具有置1、置0的功能，在CP正跳沿前接受输入信号，正跳沿时触发翻转，正跳沿后输入即被封锁。-Register VHDL implementation, hosting a group of binary code, on the flip-flop registers only requires that they have set one, set 0 functions in CP are dancing along the
G2C_interface_RX1
- 3G移动通信CPRI协议的实现，一个CPRI和XAUI核之间的转接接口单元。-a interface unit between the cpri and the xaui core.
AN123
- AMBA Application Note: AN123 - Logic Tile IT1 GPIO example design. -Application note AN123 provides all of the AHB slave features of AN119 with the addition of five 32bit AHB GPIO slaves. The GPIO interfaces are used to configure and test an IT1
EWB_eclock
- 用方波信号发生器发出1HZ的稳定的方波信号作为CP信号输入 ,秒计数器满60向分计数器进位,分计数器满60向小时进位,小时计数器按“23翻0”规律计数，计数器经译码器送到显示器；计数出现误差可用校时电路进行校时、校分、校秒。并具有可整点报时与定时闹钟的功能。 本数字钟的功能列表如下： 1）基本功能：秒、分钟、小时计时、显示及校对； 2）整点报时功能：在每小时59分50秒开始500Hz频率发声提示，整点时1000Hz发声，之后声音停止； 3）定时报闹功能：可设定闹钟定点报闹，可用开
VHDL
- 电路主要由七个模块组成：时钟产生模块用于产生1KHz的扫描时钟和1Hz的时钟；二分频模块用于对1Hz的时钟信号二分频；测量/校验选择模块用于功能选择；计数模块用于对输入的cp信号计数；送存选择、报警电路根据选择的量程送存信号并显示单位，在超出所选量程时报警；锁存器锁存要显示的结果；扫描显示模块在1KHz的扫描时钟下，依次扫描三个数码管，并显示结果。-The circuit consists of seven main modules: clock generation module is use
JK
- 带复位端、置位端、延迟为15ns的响应CP下降沿的JK触发器-With reset terminal, set end delay the 15ns CP' s response to the falling edge of the JK flip-flop
6counter
- 六进制计数器，输入必需是二进制数.用555定时器来产生1HZ的信号脉冲，作为CP的输入信号-Hex counter, enter the required binary number. 1HZ signal pulse 555 timer to generate the input signal as the CP
h2
- 加法器 输入信号： 输入数实部Ra，Rb，Rc，Rd，虚部Ia，Ib，Ic，Id的数据宽度均为19位；每次向加法器阵列只能送一个操作数，包括实数R（19bit）、虚部I（19bit）；操作数据a、c、b、d的顺序连续送入，在加法器列中要进行串并变换。 CP脉冲。 输出信号： 输出数实部Ra’，Rb’，Rc’，Rd’，虚部Ia’，Ib’，Ic’，Id’的数据宽度均为21位。-Adder input signal: the real part of the input numbe
5223
- A very useful program, Accuracy can reach 98%, ofdm system simulation including 16qam modulation fft windowing modules plus cp.
jqhiy
- ofdm system simulation including 16qam modulation fft windowing modules plus cp, Can be widely used in data analysis and forecast data, Partially achieved tracking speed iterative relaxation algorithm.
piu_wb65
- The entire training process BP neural network, Car class-based truck driver trying to Matlab program, ofdm system simulation including 16qam modulation fft windowing modules plus cp.