搜索资源列表
DDS
- 基于fpga的DDS详细设计方案 verilog语言 正弦计算器则对该相位值计算数字化正弦波幅度（芯片一般通过查表得到）。DDS芯片输出的一般是数字化的正弦波，因此还需经过高速D/A转换器和低通滤波器才能得到一个可用的模拟频率信号。-Direct Digital Synthesizer base on fpga use verilog Sine calculator to calculate the value of the digital phase sine wave amplitu
2620990DDS
- 直接频率合成（DDS）、FPGA平台上任意波形发生器的设计-Direct frequency synthesis (DDS), the design of arbitrary waveform generator on FPGA platform
Rectangular-wave-generator
- 采用直接数字频率合成(DDS)技术原理设计，由按键设置输出频率，数码管低5位显示输出频率值；按键设置输出信号占空比，数码管高两位显示输出信号占空比，占空比类型为固定为7种：8:1、4:1、2:1、1:1、1:2、1:4、1:8、，对应显示为：8.1、4.1、2.1、1.1、1.2、1.4、1.8。-Direct digital frequency synthesis (DDS) technology design principles, the output frequency is set b
DDSIP
- 该程序实现了正弦函数与余弦函数数据的产生，可作为其他模块的输入信号（可以直接调用）-The program implements a sinusoidal function and cosine function data can be used as an input signal to other modules (direct call)
DIVIDER
- 大家好，我是复旦大学的研究生。本资源是一个基于VHDL语言的M位除以N位的除法器。其中M/N ，商M位，余数是N位的。以Moim设计验证和验证。压缩包里有除法器的源文件和testbench。可加入工程，直接测试。鄙人测试都是无错误的。愿尊驾下载后，积极评价，以便于相互交流，学习。O(∩_∩)O谢谢.2015年5月7日于芬兰，图尔库。-Hello everyone, I am a graduate student at Fudan University. This resource is base
DDS
- 直接数字频率合成器DDS，电类综合实验课程设计-Direct digital frequency synthesizer
DDS
- 基于FPGA完成2001年电子设计竞赛直接数字频率合成器，有FPGA部分、MSP430程序以及相互通信的程序，完成题目全部要求-FPGA-based Electronic Design Competition 2001 complete direct digital frequency synthesizer, there is part of the program FPGA, MSP430 procedures and communicate with each other, to comp
div_n
- 可以实现任意奇偶分频，简单实用二合一。直接调用-Can achieve arbitrary parity frequency, simple and practical in. Direct call
PCIe_13.1
- 基于FPGA的pcie13.0的接口控制模块的下载执行程序，可以直接实现pcie13.0接口的控制-FPGA pcie13.0 interface control module download executable program based on direct control can achieve pcie13.0 interface
dds
- 直接数字频率合成法产生正弦波，方波，锯齿波，三角波等基本波形。-Generate sine wave, direct digital frequency synthesis method of square wave, sawtooth wave, triangle wave and other basic waveform.
cachecontroller_latest.tar
- This project is to develop a direct mapped cache controller for embedded applications. Key Design Features - Direct mapped with configurable address size, line size and number of cache lines - Non Pipelined architecture - No Cache f
pcie_ctrl_module
- pcie genx4 控制器模块 verilog，直接读取内存和写入内存-pcie gen4 controller module verilog, direct memory read and write memory
xuexidds
- 利用quartus平台使用verilog语言实现直接数字频率合成-Use quartus platform verilog language Direct Digital Synthesis
waveform_gen_latest.tar
- 这个核心是一个向前的实现数控振荡器（NCO）-也被称为直接数字频率合成器（DDS）。除了生成标准的正弦/余弦输出波形，它也产生平方和锯齿用很少的额外资源输出。-This core is a straight forward implementation of a Numerically Controlled Oscillator (NCO)- also referred to as a Direct Digital Synthesizer (DDS). In addition to genera
DDS-verilog
- DDS是直接数字式频率合成器（Direct Digital Synthesizer）的英文缩写，是一项关键的数字化技术。与传统的频率合成器相比，DDS具有低成本、低功耗、高分辨率和快速转换时间等优点，广泛使用在电信与电子仪器领域，是实现设备全数字化的一个关键技术。文件写了一个DDS的例程，并编写了TB文件。-DDS is a direct digital synthesizer (Direct Digital Synthesizer) of the English abbreviation, i
ExampleCode_DDS_AD9914
- AD9914是一款直接数字频率合成器(DDS)，内置一个12位数模转换器，目标工作速率最高达3.5 GSPS。(The AD9914 is a direct digital synthesizer (DDS) featuring a 12-bit DAC. The AD9914 uses advanced DDS technology, coupled with an internal high speed, high performance DAC to form a digitally
1
- 设计一个用于篮球比赛的定时器。要求： （1）定时时间为24秒，按递减方式计时，每隔1秒，定时器减1； （2）定时器的时间用两位数码管显示； （3）设置两个外部控制开关，开关K1控制定时器的直接复位/启动计时，开关K2控制定时器的暂停/连续计时；当定时器递减计时到零（即定时时间到）时，定时器保持零不变，同时发出报警信号，报警信号用一个发光二极管指示。 （4）输入时钟脉冲的频率为50MHz.(Design a timer for a basketball match. Requirement
modelsim se 10.1a crack
- Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。(Mentor's ModelSim, the industry's best HDL language simulation
DDS
- DDS直接数字合成器，里面包含相关的顶层文件，加法器，D触发器，mif文件(DDS direct digital synthesizer, which contains related top layer files, adder, D trigger, MIF file)
fifo_test
- fifo IP测试工程，有完整的testbench 直接编译仿真即可(FIFO IP test project, completed testbench .direct compilation and simulation)