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- a little program of eda
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- VHDL语言的EDA方面课件，仅有5节，较快掌握VHDL语言的设计与技巧-VHDL language EDA aspects of courseware, faster master VHDL language design skills, only five
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- EDA培训.分频电路设计.有限状态机.Modelsim仿真.FPGA片内资源利用-EDA training. Divider circuit design. Finite state machine. Modelsim simulation FPGA chip resource utilization
Of-EDA-technologies-with-Verilog_HDL
- EDA技术与Verilog_HDL的红模块和IP应用的理论知识和实例分析-Of EDA technologies with Verilog_HDL
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- EDA课件中的状态机的学习资料，是PDF格式-The EDA in state machine learning materials, PDF format
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- EDA重点内容，附带HDML文件-EDA highlights, with HDML files! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! !
EDA-experimental-guide-book
- 利用QUARTUS II 8.1软件进行简单的EDA设计。该实验指导书原理阐述清楚，内容详尽，实验过程描述清楚，每一个实验步骤都有具体的截图。该实验指导书包括四个基本实验：实验1 QUARTUS II 8.1软件的使用；实验2 图形法设计24进制计数器；实验3 60进制计数器；实验4 简易数字钟。-Use QUARTUS II 8.1 software for simple EDA design. The experiment instructions Rationale clear, deta
EDA
- Verilog语言入门,同时加强对EDA的学习-VerilogStudent learn
EDA-test-models
- EDA实验中用到的常用模块周立功程序资料参考-Commonly used in the experiment module EDA
EDA
- 我的EDA课程设计 Verilog HDL 自动售票机的实现 ·设计目标： 本设计完成基于Verilog HDL的自动售票系统，综合软件用Quartus II8.1。 本自动售票系统可以完成1元、2元、3元、4元四种票的自动售出，货币种类可以是1元、5元、10元、50元、100元，能自动找零和显示 ·总体设计： 共有四个主要模块和一个顶层模块：四个模块分别是主控模块、统计模块、出票模块和找零模块；顶层模块负责各模块间的连接，组成一个可用的自动售票系统。-My EDA
EDA-clockr
- EDA技术之数字时钟，带有定时闹钟功能-The EDA technology digital clock, alarm clock with timer function. . . . . . . . . . .
EDA
- EDA小程序，用VHDL语言设计七人表决器，四位加法器。-EDA small program design using VHDL seven people voting, four adder.
EDA-miaobiao
- EDA课程设计，作为秒计数器的系统时钟512Hz，秒表计数为两位BCD计数，具有减计数和加计数功能-EDA curriculum design, as the seconds counter system clock 512Hz, stopwatch count as two BCD counting, counting and processing has reduced counting function
Digital-system-EDA-test-paper
- 电子科大数字系统EDA技术期末考试题,13-14年-Digital system EDA test paper of UESTC
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- eda语言学习代码，基础内容辅导与设计，学习eda必备，有效缩短学习时间-eda language learning code, basic content and design counseling, learning eda necessary, shorten the learning time
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- 基于EDA的三位BCD计数器，实现从0到999的计数功能-based on EDA of three BCD counter
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- led灯按顺序显示，EDA课程实验,verilog语言(EDA experiment with Verilog language)
y210
- 三八译码器，四位加法器，EDA实验，用verilog编写(EDA experiment with verilog language)
clock1
- 时钟显示程序，EDA实验，用verilog语言编写(EDA experiment with verilog language)
4位全加器 计数器等程序
- EDA仿真工具使用的，进行EDA开发的多个程序； 包括：4位全加器，12分频，128分频，篮球计数秒表（部分），计数器； 可以搭配EDA仿真软件使用，也可以搭配开发板使用；(EDA simulation tools used for EDA development of multiple programs; Including: 4 bit full adder, 12 frequency division, 128 frequency division, basketball cou