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  1. code

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  2. clk_sys为输入时钟，rst为复位信号，clk_out为输出分频时钟，div_num为分频数目。多少分频就把div_num赋多少值。-awet.etr.ert.ewtewjtr eqtr ert ert ewr erwrt ewrt ret5 asd er.

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-06
    • 文件大小：759byte
    • 提供者：happybrave
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