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  1. TX

    0下载:
  2. 1路视频光端机的发射端,VHDL源码,使用全FPGA芯片的硬件,内建成帧、时钟、SERDES-The launch of a video PDH client, VHDL source code, use the whole FPGA chip hardware, built-in framing, clock, SERDES
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:101.16kb
    • 提供者:tr
  1. F7-2VT-1DR

    3下载:
  2. 2路视频光端机的,VHDL源码,使用全FPGA芯片的硬件,内建成帧、时钟、SERDES-2-way video PDH' s, VHDL source code, use the whole FPGA chip hardware, built-in framing, clock, SERDES
  3. 所属分类:VHDL编程

    • 发布日期:2013-09-15
    • 文件大小:451.16kb
    • 提供者:tr
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