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搜索资源列表

  1. FPGAJPEGCODING

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  2. motionjpeg的FPGA编码实现,有点老了,但是可以参考.有些东西和h.264是差不多的.-motionjpeg FPGA Coding, a bit old, but the reference. Some things and h.264 is roughly the same.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:373.76kb
    • 提供者:喻袁洲
  1. H[mm.264

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  2. 这是一个描述的文档,教你怎么写Verilog关于H264 的文章那个,考了非常受启发。-This is a descr iption of the document, teach you how to write Verilog that the article on the H264, the test is very enlightening.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:250.4kb
    • 提供者:谌敏飞
  1. AnEfficientDouble-FilterHardwareArchitectureforH.2

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  2. 在此提出了一種新穎的硬體結構 實時執行的自適應去塊效應 過濾過程中指定的H.264/AVC視頻編碼 標準。-In this paper,a novel hardware architecture for real-time implementation of the adaptive deblocking filtering process specified by the H.264/AVC video coding standard, is presented.The deb
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:780.86kb
    • 提供者:張哲銘
  1. DSP_h264_VariableBlockSize

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  2. 這是用verilog HDL實現H.264可變block大小的源碼。為了使其能在FPGA上運作,還加入了我自己的改善。-A verilog HDL code for H.264 with variable block size and my own improvement.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:256.27kb
    • 提供者:Chung-Hao Wu
  1. nova_latest.tar

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  2. VERILOG source code of a H.264 baseline decoder.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-01
    • 文件大小:937.99kb
    • 提供者:FRANCISCO JOSE
  1. mc_t

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  2. 利用verilog实现H.264中半像素插值功能。30个周期完成一个4x4块儿的横向、纵向和斜向的插值。-Verilog implementation using H.264 in the half-pixel interpolation function. 30 cycles to complete a 4x4 pieces of horizontal, vertical and diagonal interpolation.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-06-10
    • 文件大小:16.49mb
    • 提供者:吴汶泰
  1. mc

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  2. 通过VHDL实现H.264算法中的半像素插值模块。该模块儿可在30个周期内完成一个4x4块的横纵斜插值。-H.264 algorithm by VHDL implementation of the half pixel interpolation module. The module can be in 30 children complete a cycle of vertical and horizontal 4x4 block Xiecha value.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:404.86kb
    • 提供者:吴汶泰
  1. Cabad

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  2. MPEG-4/AVC - H.264 CABAC decoder written in VHDL and synthesis on a Virtex 5
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:13.34kb
    • 提供者:Me
  1. RTP_h_264

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  2. RTP 协议是IETF ( Internet Engineering TaskFo rce) 在RFC1889 中给出的, 是专门为交互式音频、视频、仿真数据等实时媒体应用而设计的轻型传输协议。RTP 被定义为在一对一或一对多的传输情况下工作, 其目的是提供时间信息和实现流同步。RTP 通常使用UDP来传送数据, 但RTP 也可以在TCP 或A TM 等协议下工作.对H.264网络开发有何大帮助- The RTP protocol is given in RFC1889 by IETF (I
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:113.62kb
    • 提供者:李国
  1. cavlc-decode

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  2. 兼容ITU-T H.264(05/2003),但它不计算nC和存储TotalCoeff, 你需要在这个核心之外添加一个nc_decoder-Compatible with ITU-T H.264 (05/2003), but it do not calculate nC and store TotalCoeff, you need to add a nC_decoder outside this core
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:505.44kb
    • 提供者:asdtgg
  1. buffer

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  2. Hi iam Ramana a research scholar,doing my phd from sathyabama university. Title: Designa video codec h.264 processor using verilog hdl. i request you to send video codec H.264 on Verilog hdl. regards D Ramana, M.Tech(Ph.D) SATHYABAMA
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-29
    • 文件大小:45kb
    • 提供者:ramanna
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