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搜索资源列表

  1. RS-encoder

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  2. It is the Reed Solomon Encoder Technique for finding tha errors in the CDs and Hard Drive disk. It is a part of recovery tools.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:4709
    • 提供者:Shyam
  1. RS(204-188)decoder

    0下载:
  2. It is the Reed Solomon Decoder Technique for finding tha errors in the CDs and Hard Drive disk. It is a part of recovery tools.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:13505
    • 提供者:Shyam
  1. xapp224datarecovery

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  2. Data recovery allows a receiver to extract embedded clock data from an incoming data stream. The receiver usually extracts the data from the incoming clock/data stream and then moves this data into a separate clock domain. Sometimes, the receiver
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:68734
    • 提供者:jia
  1. sfdppllli

    0下载:
  2. 简单易懂的可配置dpll的VHDL代码。用于时钟恢复后的相位抖动的的滤波有非常好的效果, 而且能参数化配置pll的级数。 已通过测试。 -Straightforward configuration VHDL code dpll. Very good results for the clock recovery phase jitter filtering, and can be parameterized configuration pll series. Has been tested.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:1831
    • 提供者:房产
  1. COSTAS_LOOP

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  2. 使用ISE12.1编写的Costas环,用于载波恢复,直接使用了IP核中的FIR和DDS模块-Use ISE12.1 written Costas loop for carrier recovery, the direct use of the IP core of FIR and DDS module
  3. 所属分类:VHDL编程

    • 发布日期:2014-03-16
    • 文件大小:1407
    • 提供者:nike
  1. clock_retrive_lsy

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  2. 用于E1接口数据时钟恢复,可提取相应的频率-Using for E1 interface, support 2M frequency recovery and retime
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:621
    • 提供者:李仕意
  1. cdr

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  2. 数据时钟恢复,采样8倍率高频时钟进行数据时钟恢复。已通过Modelsim仿真-Data and clock recovery, sampling 8 times the rate of high frequency clock for clock and data recovery. Have been through the Modelsim simulation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1024
    • 提供者:王明明
  1. project_PmodMic_PmodAMP2_1

    0下载:
  2. 用digilent公司的basys3开发板,外接Pmodmic和PmodAMP2模块,实现对声音的采集和复原。程序基于VIVADO 2015.4,附带例化的低通滤波器。实际可用。(Use digisen's basys3 development board, external Pmodmic and PmodAMP2 modules to achieve sound collection and recovery. The program is based on VIVADO 2015.4 wi
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-30
    • 文件大小:16833536
    • 提供者:曹玄德
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