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sd_reader.rar
- SD卡读卡器模块的VHDL及软件驱动代码，可作为外设挂接在Avalon总线上。支持以SD模式、4线模式读取。在24MHz时钟驱动下读取速率可达8MByte/s,SD card reader module and software drivers VHDL code, can be articulated as a peripheral bus in Avalon. To support the SD model, 4-wire mode read. Driven by the 24MHz clo
mygui_v6
- 在NiosII系统下成功移植uc/GUI3.98。使用的硬件条件是DE2开发板+TRDB-LTM，实现分辨率400*240，332颜色模式，并且可以触摸。-In NiosII system successfully transplanted the uc/GUI3.98.The used hardwares conclude DE2 development board and TRDB-LTM.It s display resolution is 400* 240,and the color m
DE2_TV
- 分析了各种视频采集方案的研究现状。对如何采用CCD 摄像头采集高分辨率、高质量的图像以及基于FPGA 的嵌 入式视频图像采集系统的实现方法进行了研究。采用了以摄像头+ 解码芯片模式为采集方案， 针对视频解码芯片 ADV7181B，实现了I2C 总线配置、ITU656 解码、VGA 显示模块的设计。设计的视频采集控制器已经在Altera 公司的CycloneII 系列FPGA(EP2C35)上实现。结果显示本设计具有速度高、成本低、易于集成等优点-Analysis of a variety of
a8254
- 自己编写的8254计数器／计时器，实现了所有的６种模式，和大家一起分享。-I have written 8254 counter/timer, realize all the six kinds of patterns, and the U.S. share.
shifter
- 移位运算器SHIFTER 使用Verilog HDL 语言编写，其输入输出端分别与键盘/显示器LED 连接。移位运算器是时序电路，在J钟信号到来时状态产生变化， CLK 为其时钟脉冲。由S0、S1 、M 控制移位运算的功能状态，具有数据装入、数据保持、循环右移、带进位循环右移，循环左移、带进位循环左移等功能。 CLK 是时钟脉冲输入，通过键5 产生高低电平M 控制工作模式， M=l 时带进位循环移位，由键8 控制CO 为允许带进位移位输入，由键7 控制:S 控制移位模式0-3 ，由键6 控制
EXERCISE_5_3_4_3
- CLK 为其时钟脉冲 M 控制工作模式 CO 为允许带进位移位输入 S 控制移位模式0-3 D[7..0]是移位数据输入 QB[7..0]是移位数据输出 CN是移位数据输出进位-M for the clock pulse CLK mode control allow CO to enter into the S displacement control mode shift 0-3 D [7 .. 0] is the data input shift
Fingerprint_Identify
- 本项目名称是：基于FPGA的指纹识别模块设计。 主要内容为：本模块采用xilinx公司的Spartan 3E系列XC3S500E 型FPGA作为核心控制芯片，通过富士通公司的MFS300滑动式电容指纹传感器对指纹图象进行提取，然后对提取的指纹图像进行灰度滤波、图像增强、二值化、二值去噪、细化等预处理，得到清晰的指纹图象，再从清晰的指纹图象中提取指纹特征点，存入外部FLASH作为建档模板。指纹比对时，采用同样的方法获得清晰的指纹图像，建立比对模板，然后将比对模板与建档模板利用点模式匹配
61EDA
- 分析了各种视频采集方案的研究现状。对如何采用CCD 摄像头采集高分辨率、高质量的图像以及基于FPGA 的嵌 入式视频图像采集系统的实现方法进行了研究。采用了以摄像头+ 解码芯片模式为采集方案， 针对视频解码芯片 ADV7181B，实现了I2C 总线配置、ITU656 解码、VGA 显示模块的设计。设计的视频采集控制器已经在Altera 公司的CycloneII 系列FPGA(EP2C35)上实现。结果显示本设计具有速度高、成本低、易于集成等优点-Analysis of a varie
ledflower
- 1.跑马灯设计 设计要求：控制8个LED进行花式显示，设计4种显示模式：S0，从左到右逐个点亮LED；S1，从右到左逐个点亮LED；S2，从两边到中间逐个点亮LED；S3，从中间到两边逐个点亮LED。4种模式循环切换，复位键(rst）控制系统的运行与停止- 1. runs the lantern to design <dnt> the </dnt> design requirements: Controls 8 LED to carry on the floral f
SPI_Bridge_Design_Example
- 基于ALTERA的nios2的SPI通信，文档包含整个工程，包括主从模式，很有参考价值。-Based on ALTERA' s nios2 the SPI communication, the document contains the entire project, including master-slave mode, a good reference.
I2C
- 语言：verilog 功能：用Verilog HDL编写的I2C主机串行通信的程序。两条总线线路：一条串行数据线 SDA， 一条串行时钟线 SCL；串行的 8 位双向数据传输位速率在标准模式下可达 100kbit/s，快速模式下可达 400kbit/s ，高速模式下可达 3.4Mbit/s；在数据传输过程中，当时钟线为高电平时，数据线必须保持稳定。如果时钟线为高电平时数据线电平发生变化，会被认为是控制信号。 仿真工具：modelsim 综合工具：quartus -Language:
my_kmp_matching
- KMP算法的Verilog HDL实现，模式串从模块的外部输入，计算next函数，然后进行KMP匹配。有仿真。环境为Quartus II 8.0 Web Edition。-Verilog HDL implementation KMP algorithm, pattern string from the module' s external input, calculate next function, then KMP matching. A simulation. Environment
EDA-dianti-kongzhiqi
- 设计一个６层自动升降电梯的控制电路，该控制器可控制电梯完成６层楼的载客服务，且遵循方向优先原则，同时指示电梯运行情况和电梯内外请求信息，具体要求如下： （１）每层电梯入口处设有上、下请求开关，电梯内设有乘客到达楼层的请求开关。 （２）设有电梯所处楼层指示、电梯运行模式（上升或下降）指示。 （３）电梯的上升和下降的时间均为2s。 （４）电梯到达停站请求后，开门时间为4s，关门时间为3s，可以通过快速关门信号和关门中断信号控制关门。 （５）能记忆电梯内、外的所有请求信号，并按照电
AD-converter-analog-simulation--
- AD转换器的模拟信号仿真，写控制字, 再通过通信寄存器对设置寄存器、时钟寄存器进行访问。分别写控制字05H和40H、FFH,表示AD晶振2. 4576MHz, 更新频率60次/ s, 自校准模式, 差分输入。-AD converter analog simulation Write control word, again through the communication registers on Settings registers, clock registers visit. Write
msp430x41x
- 低电源电压范围为1.8 V至3.6 V 超低功耗： - 主动模式：280μA，在1 MHz，2.2伏 - 待机模式：1.1μA - 关闭模式（RAM保持）：0.1μA 五省电模式 欠待机模式唤醒 超过6微秒 16位RISC架构， 125 ns指令周期时间 12位A/ D转换器具有内部 参考，采样和保持，并 AutoScan功能 16位Timer_B随着三† 或七‡ 捕捉/比较随着阴影寄存器 具有三个16位定时
fsmc
- 修改过的icore2复用模式ARM与FPGA FSMC接口 Verilog的-Modified icore2 multiplexed mode ARM and FPGA FSMC Interface Verilog s
CRC
- 能够实现S模式询问应答过程中的AP域编码模块，该模块完全按照260B协议编码-Mode S transponder can be achieved in the process of inquiry AP domain encoding module, which is fully in accordance with the 260B protocol encoding
fft_analyze
- 利用Altera的IP核，实现FFT算法使用信息流模式读写，使用SignalTap II嵌入式逻辑分析仪观察信号，A/D只要是并行的8位芯片都可以。-Achiving FFT by using Altera IP Core,you can observe the signal by the embedded logic analyzer Signal Tap II,as for A/D device, it s suitable for a parllarel 8 bits A/D device