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  1. screen_shoot

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  2. Example of a screen shot module in a FPGA (upload bitmap file by RS232)
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:1.76kb
    • 提供者:Charles
  1. Lab2

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  2. xilinx培训资料,配合相应的PDF文件使用 共20个,先上传一部分,其他的有需要再上传-xilinx training materials, with the corresponding PDF file using a total of 20, first upload a part of, the other the need to re-upload
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-24
    • 文件大小:97.3kb
    • 提供者:周明
  1. Lab4

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  2. xilinx培训资料,配合相应的PDF文件使用 共20个,先上传一部分,其他的有需要再上传-xilinx training materials, with the corresponding PDF file using a total of 20, first upload a part of, the other the need to re-upload
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:77.45kb
    • 提供者:周明
  1. ISE_lab2(2)

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  2. xilinx培训资料,配合相应的PDF文件使用 共20个,先上传一部分,其他的有需要再上传-xilinx training materials, with the corresponding PDF file using a total of 20, first upload a part of, the other the need to re-upload
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:358.77kb
    • 提供者:周明
  1. ISE_lab4

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  2. xilinx培训资料,配合相应的PDF文件使用 共20个,先上传一部分,其他的有需要再上传-xilinx training materials, with the corresponding PDF file using a total of 20, first upload a part of, the other the need to re-upload
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:273.02kb
    • 提供者:周明
  1. Lab1

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  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:731.16kb
    • 提供者:周明
  1. Lab3

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  2. xilinx培训资料,配合相应的PDF文件使用 共20个,先上传一部分,其他的有需要再上传-xilinx training materials, with the corresponding PDF file using a total of 20, first upload a part of, the other the need to re-upload
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-24
    • 文件大小:84.51kb
    • 提供者:周明
  1. angel_php

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  2. Describe: VHDL Cookbook including many useful building blocks. Develop tools: VHDL | File size:4374KB | Downloads: 0 [TCP/IP Stack] back4.zip <ding_xinyi> upload at 2011-9-17 4:40:30 Describe: UDP java reference reliable transmission,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:62.07kb
    • 提供者:asdad
  1. project_zyg

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  2. 利用HC——SR04的超声波模块与EGO1板子外加一个EMAX电机形成一个测距报警器 上传文件为vivado程序(Using the HC - SR04 ultrasonic module and the EGO1 board plus a EMAX motor to form a range finder to upload the file as the vivado program)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-10
    • 文件大小:1.92mb
    • 提供者:nbnm
  1. uart

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  2. 此上传文件实现的功能就是FPGA里实现从PC接收数据,然后把接收到的数据发回去。 使用的是串口UART协议进行收发数据。(The function of this upload file is to receive data from PC in FPGA and send back the received data.The serial port UART protocol is used to receive and receive data.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-05-03
    • 文件大小:1.57mb
    • 提供者:木子桶
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