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搜索资源列表

  1. Phone-meter

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  2. 这是电话计费器的Verilog源程序,已经编译通过,可以直接使用-This is a call accounting device Verilog source code, has been compiled by, can be used directly
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:16.07kb
    • 提供者:莫然
  1. guard_against_theft

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  2. 利用XC9572-PQ44(Xilinx CPLD)制作的一款家用防盗报警器的Verilog源代码及原理图,当房门打开后,15秒内若没有按下Key1,则会自动拨打设定手机号(当然,要另连接一台手机)-Using XC9572-PQ44 (Xilinx CPLD) produced by a home burglar alarm of the Verilog source code and the schematic diagram, when the door opened, within 15
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:897.44kb
    • 提供者:李德明
  1. 61003107

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  2. 公 共 电 话 通 话 计 费 系 统 在本课程中所选择的课题是用Verilog HDL实现的公共电话。该公共电话所实现的功能有打电话、修改密码。 公共电话共包括以下几个状态:挂机、待机、身份确认、修改密码、通话等五个状态。-The pay phone converses to charge system In this course the topic chosen is use Verilog HDL carry out of pay phone.The function carri
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:389.67kb
    • 提供者:杨进
  1. Verilogobouttelephone

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  2. verilog的一个电话设计的源代码,初学者和设计着可以参考-a phone designed for verilog source code, can refer to the beginners and design
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1.26kb
    • 提供者:陈诺
  1. LCD

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  2. verilog实现的在1602LCD上实现的时钟计数器,可以显示一个电话号码和动态时钟,在EP2C8上测试过-verilog achieve 1602LCD on the clock counter, you can display a phone number, and dynamic clock, tested on the EP2C8
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:1.85kb
    • 提供者:宋伟杰
  1. NEW

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  2. Verilog投币式手机充电仪 清华大学数字电子技术基础课程EDA大作业。刚上电数码管全灭,按开始键后,数码管显示全为0。输入一定数额,数码管显示该数额的两倍对应的时间,按确认后开始倒计时。输入数额最多为20。若10秒没有按键,数码管全灭。(Verilog coin operated cell phone charger EDA major homework of digital electronic technology foundation course, Tsinghua Un
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2019-05-27
    • 文件大小:18kb
    • 提供者:jameskk
  1. phone_charge

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  2. 投币式手机充电仪(另一个版本) 分为时间显示和金额显示两部分 根据投入的金额显示两倍时间,可随时清零,确定后倒计时,结束后自动返回初始状态(Coin-operated mobile phone charger(Another version) It is divided into two parts: time display and amount display. According to the amount of input, it shows twice the time. It can
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2020-05-24
    • 文件大小:1.78mb
    • 提供者:ctrlwdza
  1. BPSK

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  2. 先用Matlab理论仿真,得出滤波器系数。再用Verilog语言在ISE环境下编写程序,通过Modelsim和ChipScope进行波形仿真和引号抓取,从而提高调试的效率。通过手机发送指令来控制上下变频器的参数。(Firstly, the filter coefficients are obtained by simulation with the theory of matlab. Then the program is written in Verilog language under IS
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2020-02-25
    • 文件大小:6.43mb
    • 提供者:财哥在此
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