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ym138
- 这是一个使用VHDL语言编写的138译码器，至于138译码器的功能在此就不赘述了。-This is a 138 using the VHDL language decoder, decoder 138 function as this will not go into details.
RunningLED(1)
- 很有用的 希望帮到大家学习vhdl语言 我们大家一起去的进步-Useful to help them to learn vhdl want us to go with the language of progress
DDS
- 基于fpga的DDS详细设计方案 verilog语言 正弦计算器则对该相位值计算数字化正弦波幅度（芯片一般通过查表得到）。DDS芯片输出的一般是数字化的正弦波，因此还需经过高速D/A转换器和低通滤波器才能得到一个可用的模拟频率信号。-Direct Digital Synthesizer base on fpga use verilog Sine calculator to calculate the value of the digital phase sine wave amplitu
EDA-FPGA-traffic
- 该设计严格按照现实中的交通灯设计，利用vhdl硬件描述语言实现，设计一个交通信号灯控制器，由一条主干道和一条支干道汇合成十字路口，在每个入口处设置红、绿、黄三色信号灯，红灯亮禁止通行，绿灯亮允许通行，黄灯亮则给行驶中的车辆有时间停在禁行线外。 2、 红、绿、黄发光二极管作信号灯，。 3、 主干道处于常允许通行的状态，支干道有车来时才允许通行。主干道亮绿灯时，支干道亮红灯；支干道亮绿灯时，主干道亮红灯。 4、 主、支干道均有车时，两者交替允许通行，主干道每次放行45秒，支干道每次放行2
SDRAM_96M
- 基于FPGA的SDRAM串口实验，verilog语言写的，附件里是做实验的工程，连上串口，下进去就有数据了，波特率9600，一个停止位，SDRAM时钟是96MHz，数据时FPGA自动产生的，正确输出结果是00到FF递增一，再循环。这个工程警告比较少，基本是故意为之的警告，时序也已经收敛。-FPGA-based SDRAM serial experiments, verilog language written annex is to do the experiment works, even o