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搜索资源列表

  1. ji

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  2. 这是正玹实现代码,通过LUT来实现的!!!比其他要简单的多!还有方波,三角波的不同的VHDL程序实现. -This is the realization of code are Hsuan Lee, LUT to achieve! ! ! Other than the more simple! There square, triangular wave of the different VHDL program.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:16.69kb
    • 提供者:jiayu
  1. ledarray_disp

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  2. led 点阵显示led——rom实现,功能模块分离 就爱可根据卡加大公开吉安市贷款给经济 -led dot matrix display led -- rom realized, functional modules can be separated on the basis love Cagayan open to the public Ji'an City loans to the economy
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1.33kb
    • 提供者:york
  1. lanqiu-30

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  2. 30秒计时器,有0~30顺数计数,个位,十位分开写-30 miao ji shi
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:765byte
    • 提供者:蓝子
  1. danpianji.doc

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  2. VHDL语言设计数字系统,VHDL是Very High Speed Integrated Circuit Hardware Descr iption Language 的缩写,意思是超高速集成电路硬件描述语言。本课程设计分析了现代城市交通控制与管理问题的现状,结合城市交通的实际情况阐述了交通灯控制系统的工作原理。编写了程序控制8255A可编程并行接口芯片,使红、绿、黄发光二极管按照十字路口交通信号灯的规律交替发光,模拟了交通信号灯简单的工作。-VHDL language design digit
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:307.15kb
    • 提供者:liang
  1. bahe

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  2. 拔河游戏机 的VHDL语言,内部分为6个模块。-bahe you xi ji
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:670.64kb
    • 提供者:zhangqiang
  1. ji-shu-qi

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  2. fpga 本例程为加减法计数器,主要实现的加减法计数的功能-fpga counter the routine for the addition and subtraction, addition and subtraction to achieve the main function of count
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:26.29kb
    • 提供者:hezhigang
  1. LC-lv-bo-qi-she-ji-yu-zhizuo

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  2. 这是一本不错的LC滤波器与制作的一本书,适合广大电子爱好者的学习-This is a good LC filters and production of a book, suitable to the electronic lovers of learning
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-06-02
    • 文件大小:13.84mb
    • 提供者:尚升飞
  1. dan-pian-ji-FFT

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  2. 51单片机fft算法 (供作FFT算法的朋友参考)-51 single fft algorithm
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:2.76kb
    • 提供者:谢太林
  1. pin-lv-ji

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  2. 设计的是一个数字频率计,通过八个七段数码管显示频率值。系统时钟选择的50M的时钟,闸门时间为1s(通过对系统时钟进行分频得到),在闸门为高电平期间,对输入的频率进行计数,当闸门变低的时候,记录当前的频率值,并将频率计数器清零,频率的显示每过2秒刷新一次。被测频率通过一个拨动开关来选择是使用系统中的数字时钟源模块的时钟信号还是从外部通过系统的输入输出模块的输入端输入一个数字信号进行频率测量。当拨动开关为高电平时,测量从外部输入的数字信号,否则测量系统数字时钟信号模块的数字信号。(附详细PDF文档介
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:662.21kb
    • 提供者:刘渝
  1. EP1C3_52_SCAN

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  2. 基于quartus的简单的led动态显示-ji yu quartus de jian dan de led dong tai xian shi
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:144.74kb
    • 提供者:qserwa
  1. Ji-jia-qi

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  2. 用 verilog实现的基于FPGA的出租车计价器,只有源代码,没有相关说明-The source is Taximeter which is complishment by language verilog on FGPA, some college students whose major is computer science may be related to it
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:14.37kb
    • 提供者:姚小明
  1. time-of-clock

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  2. 单片机中实现一个时钟的代码可以设置定时时间,-dan pian ji zhong shi xian yige shi zhong de daim a
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:39.23kb
    • 提供者:xiaoqiang
  1. zi-dong-shou-yin-liao-ji-

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  2. 自动售出饮料机系统。该饮料机有五种饮料出售,其价钱分别为1元、1.5元、2元、2.5元和3元;系统可接受五种钱币类型,分别为硬币5角、硬币1元、纸币1元、纸币5元和纸币10元;基本要求:第一,每次可以购置一瓶饮料;第二,每次购置饮料可以接受多次钱币的投入;第三,可以找钱;-Automatic beverage machine systems sold. Five drinks in the beverage machine sale, its price is 1 yuan, 1.5 yuan,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:49.47kb
    • 提供者:
  1. traffic

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  2. 红绿交通灯。哈工大计算机学院数字逻辑大作业,09籍~~~可以直接用的哈-Red and green traffic lights. Harbin Institute of Computer Science, the digital logic operations, 09 Ji ~ ~ ~ can be used directly
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-12-21
    • 文件大小:445kb
    • 提供者:wudan
  1. 4wei-ji-shu-qi

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  2. 4位同步二进制加法计数器的工作原理是指当时钟信号clk的上升沿到来时,且复位信号clr低电平有效时,就把计数器的状态清0。 在clr复位信号无效(即此时高电平有效)的前提下,当clk的上升沿到来时,如果计数器原态是15,计数器回到0态,否则计数器的状态将加1. -4 synchronous binary adder counter works by the rising edge of the clock signal clk, and the reset signal CLR acti
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-15
    • 文件大小:3.1kb
    • 提供者:刘红喜
  1. jia-fa-ji-shu-qi

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  2. 含异步清零和同步使能的加法计数器的源代码,用maxplus软件运行,管脚已配置完成,芯片为EP1K30TC144-3-Asynchronous and synchronous cleared with the addition of the counter enable source code, run the software with maxplus Pin has been configured, the chip is EP1K30TC144-3
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:36.96kb
    • 提供者:邱海涛
  1. LCD12864jibenxianshichenggong

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  2. fpga驱动lcd12864文字显示基本成功-fpga Niuguidongpu ﹍cd12864 Wenxiaoquandie ч Shao Bao Ji с Tuokun ╃ Ebanpanyi
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:445.2kb
    • 提供者:黄艳虎
  1. SRC_2CH

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  2. 2通道HDCVI视频光端机:实现两个高速AD转换采集HDCVI信号,编码扰码后通过光纤远距离传输,对端收到后解码通过高速DA转换为HDCVI信号。-2 channel HDCVI video Guangduan Ji: two high-speed AD acquisition signal conversion HDCVI, scrambling code via the optical fiber remote transmission, receives an end after deco
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:4.27kb
    • 提供者:huangyong
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