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搜索资源列表

  1. m_vhdl

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  2. 伪随机序列发生器的vhdl算法 设计一个伪随机序列发生器,采用的生成多项式为1+X^3+X^7。要求具有一个RESET端和两个控制端来调整寄存器初值(程序中设定好四种非零初值可选)-m sequence vhdl
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-22
    • 文件大小:661byte
    • 提供者:
  1. pn

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  2. 通过移位寄存器的方法产生m序列。已编译好!-Produced by the method m shift register sequence. Has been compiled!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:3.05kb
    • 提供者:坚持
  1. m_vhdl

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  2. 设计一个伪随机序列发生器,采用的生成多项式为1+X^3+X^7。要求具有一个RESET端和两个控制端来调整寄存器初值(程序中设定好四种非零初值可选)。-Design a pseudo-random sequence generator, using the generating polynomial 1+ X ^ 3+ X ^ 7. Requires a RESET terminal end and two control registers to adjust the initial valu
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:660byte
    • 提供者:haodiangei
  1. m

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  2. 由20位移位寄存器线性反馈产生的m序列的vhdl代码-20-bit shift register linear feedback sequence generated vhdl code m
  3. 所属分类:VHDL编程

    • 发布日期:2013-04-08
    • 文件大小:2.51kb
    • 提供者:李修函
  1. m_sequencer

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  2. m序列发生器,长度可以变化,此处使用长度为40 的移位寄存器。反馈函数使用的是:x40+x5+x4+x3+1-m sequence generator, the length can be varied. here the length of the shift register is 40. Feedback function : x40+ x5+ x4+ x3+1
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:133.55kb
    • 提供者:李雪茹
  1. Interactive-state-machine

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  2. 交互状态机建模,交互状态机能够使用通过公共寄存器通信的独立的a l w a y s语句进行描述。 示的两个交互进程的状态图, T X是一个发送器, M P是一个微处理器。如果进程T X不忙,进 程M P将要发送的数据放置在数据总线上,然后向进程T X发送信号L o a d T X,通知其装载数据 并开始发送数据。进程T X在数据传送期间设置T X B u s y表明其处于忙状态,不能从进程M P接 收任何进一步的数据。-Interactive state machine mode
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:3.79kb
    • 提供者:小模子
  1. mxulie_lfsr

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  2. m序列发生器,使用移位寄存器生成,电子设计大赛使用过的-m sequence generator, using a shift register to generate, Electronic Design Contest used
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:40.22kb
    • 提供者:任艳阳
  1. jiarao4

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  2. 加扰与解扰,VHDL实现。初始寄存器值为1产生的m序列。-Scrambling and descrambling, VHDL. Initial register value 1 of the m-sequences generated.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-08
    • 文件大小:1.77mb
    • 提供者:杨超
  1. 8_1

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  2. 一个具有置位、复位、左移和右移功能的八位移位寄存器/“01011010”序列检测器。移位寄存器电路端口为:异步清零输入端口rst,输入时钟clk,置数判断输入端口load,移位类型判断输入端口m,数据输入端口data[7:0],输出端口q[7:0]。序列检测器电路端口为:异步清零输入端口rst,输入时钟clk,串行数据输入端口d,输出标志端口s。(A eight bit shift register / 01011010 sequence detector with set, reset, le
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-22
    • 文件大小:92kb
    • 提供者:白学
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