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vgajiekoudianyiheshiyong
- 对vga接口做了详细的介绍，并且有一些使用例子。-Vga interface to make a detailed introduction, and there is some use of examples.
Signal
- yong VerilogHDL yu yan bianxie de pinlv fa sheng qi,shi yong ISE ruan jian da kai.-Used VerilogHDL to make a frequency builder.
4to2
- 4對2解碼器 利用CASE方式來做選擇 較類似C語言-4 2 decoder to use to make a choice of more CASE manner similar to C language
shijinzhi
- 利用FPGA做出十进制加减法！带有进位借位显示-FPGA to make use of the decimal addition and subtraction! By a binary digital display
EDA_usage
- 介绍最基础的概念，和用实例帮助理解，我受益很大-it dwell on concept in relation to vhdl and make sense of it by means of example
Shuma
- 完整的电子钟程序，包含报时、定时、闹表的功能，其中包含了二十四进制，60进制计数器的设计，和顶层文件-Complete procedures for the electronic bell, including the time, from time to time, to make the function table, which contains 24 hexadecimal, 60 hexadecimal counter design, and top-level document
TheDesignofFIRFilterBasedonFPGA
- 从分析FIR 数字滤波器的原理和设计方法入手,主要针对基于FPGA 实现数字滤波器乘法器的算法进行了比较研究,并通过一个8 阶FIR 低通滤波器的具体设计,简要分析比较了几种算法的优越性和缺点,从而充分发掘和利用FPGA 的高速特性。-From the analysis of FIR digital filter design theory and approach, mainly based on the realization of digital filter FPGA multiplie
shift_reg_ps
- this VHDL program can get a 64bit paralel data and make a serial data with SCLK and WCLK.
dds
- 如何利用FPGA产生DDS调频信号 很具体的-How to make use of DDS generated FM signal FPGA specific
143637___fpgas_and_cplds
- vhdl couter 3 bit and make by vhdl and vhdl
yuyincaiji
- 语音采集与回放系统源代码：1.为了使读音数据存储的时间更长，速度更快，选用了256K*16Bit的SRAM；2.为了减少单片机的控制复杂度，使用了FPGA来控制SRAM的读写操作，节约了不少单片机的I/O资源；3.为了以后的高速数据存储，本设计中加入了fifo,其位宽及深度可在程序中自由设置，方便灵活。-Speech acquisition and playback system source code: 1. In order to make pronunciation longer data
final_8
- 8. 對於按鍵輸入密碼鎖，假設reset後，七節燈管顯示「0」，而且使用sw1、sw2、 sw3三個，只要按下任何的sw1、sw2、 sw3，都會讓七節燈管顯示值加「1」。-8. For the key to enter a password lock, assuming that reset after the seven lamp displays " 0" , and the use of sw1, sw2, sw3 3, just press any sw1, sw2,
final_9
- 9. 對於按鍵輸入密碼鎖，假設reset後，七節燈管顯示「0」，而且使用sw1、sw2、 sw3、sw4四個，只要按下且放開任何的sw1、sw2鍵，都會讓七節燈管顯示值加「1」，而只要按下且放開任何的sw3、sw4，都會讓七節燈管顯示值加「2」。-9. For the key to enter a password lock, assuming that reset after the seven lamp displays " 0" , and the use of sw1,
final_10
- 10. 對於按鍵輸入密碼鎖，假設reset後，七節燈管顯示「0」，而且使用sw1、sw2二個按鍵輸入，只要按下sw1鍵，都會讓七節燈管顯示值以每秒之速度加「1」，但放開sw1鍵後就停止。-10. For the key to enter a password lock, assuming that reset after the seven lamp displays " 0" , and the use of sw1, sw2 two key input, as long as
TechXclusives-GetYourPrioritiesRight
- Xilinx FPGA make 50 smaller-Xilinx FPGA make 50 smaller
jtagdownload
- alter cpld下载线制作方法集合，自己做就行，不用花40元去买了-alter cpld download cable production method of collection, make their own on the line, do not have to spend 40 yuan to buy a
ActelFPGA_IDE_ApplicationNote
- IDE 硬盘具有容量大、速度快、成本低的特点，因此被广泛应用于各种工业控制、消费、 通信、 安防等场合， 而 IDE 控制器解决方案成为了大家所关注的焦点， 由于基于 MCU的 IDE 控制器速度低、成本高、不够灵活等缺点使得应用越来越少，更多的用户倾向于使用 FPGA 来提供更完美的解决方案。本方案采用 Actel Flash 架构的 FPGA 来实现 IDE 的控制器，具 有单芯片、高性能、低成本等特点，满足客户各种应用需求，该方案已经被多家公司采纳。 -IDE di
SRAM_Controller
- A file showing a SRAM controller with a component that could make some image treatment
vhdl
- vhdl代码串口的实现,每个部分的代码别写好了，元件例化一下即可用，-my english is poor ,i hope this make you understand and help you this is Serial implementation vhdl Categories:hardware
calculator
- 课设一个，又臭又长，是一个用verilog编写的计算器，对应革新科技的某个sopc开发平台，键盘会扫描，七段二极管会译码且是并行输出，上传的是整个工程，在该开发平台上基本正常，主程序段编写的较为幼稚，希望大家多多扔玉。注：主程序段预计做八位计算器，后来因为实验平台只有六个数码管无奈之下后两位没接，主程序中的ac有问题，在开发平台上没效果，压缩包里的图是主程序在quartus下的仿真图，开发环境是quartus，不知应选哪项。最后：初次上传欢迎指正 -Set up a class, but als