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数字锁相环设计源程序
- PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛，本例用VHDL描述了一个锁相环作为参考，源码已经调试过。编译器synplicty.Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF-digital phase-locked loop PLL design source, in which Fi is the input freque
FPGA_signal_general
- 摘 要：介绍了直接数字频率合成 (DDS) 技术的基本原理，给出了基于Altera公司FPGA器件的一个三相正弦信号发生器的设计方案，同时给出了其软件程序和仿真结果。仿真结果表明：该方法生成的三相正弦信号具有对称性好、波形失真小、频率精度高等优点，且输出频率可调。 关键词：直接数字频率合成；现场可编程门阵列；FPGA；三相正弦信号-Abstract: Direct Digital Synthesis (DDS) technology, the basic principles are giv
bujindianjidingweikongzi
- 设计一个基于FPGA的四相步进电机定位控制系统。步进电机是利用数字信号控制的电机装置，步进电机每次接受到一组脉冲数字信号，便旋转一个角度，称为步进角。不同规格的步进电机的步进角不同，与电机内部的线圈数量有关。线圈中的供应电流决定线圈所产生的磁场方向-FPGA-based design of a four-phase stepper motor positioning control system. Stepper motor control using digital signal of the
dds
- 基于fpga的数字移相信号发生器，本文设计的数字相移信号发生器以直接数字频率合成（DDS）技术为核心，用现场可编程门阵列（FPGA）来实现频率和相位的预置和改变，并完成信号的频率和相位差显示。设计中采用的是直接数字频率合成（DDS）技术-Fpga-based Digital Signal Generator shift, the paper design of digital phase-shift signal generator for direct digital frequency sy
AD9954
- 设计背景:近年来现场可编程门阵列( FPGA) 技术得到了迅速的发展和广泛的应用, 其资源容量、工作频率以及集成度都得到了极大的提高, 使得利用FPGA 实现某些专用数字集成电路得到了大家的关注, 而基于FPGA 实现的直接数字频率合成器即DDS（Direct Digital Synthesizer）则更具其优点, 有着灵活的接口和控制方式、较短的转换时间、较宽的带宽、以及相位连续变化和频率分辨率较高等优点, 其也为设计者在此基础之上实现电路集成提供了另一种方法,同D/ A 转换器和低通滤波器(
qpskddc
- fpga实现dds和下变频。DDS 技术具有频率切换时间短，频率分辨率高，频率稳定度高，输出信号的频率和相位可以快速切换，输出相位可连续，并且在改变时能够保持相位的连续，很容易实现频率、相位和幅度的数字控制。它在相对带宽、频率转换时间、相位连续性、高分辨率以及集成化等一系列性能指标方面远远超过了传统频率合成技术。因此在现代电子系统及设备的频率源设计中，尤其在通信领域，直接数字频率合成器的应用越来越广泛。-fpga implementation dds and downconversion. DD
DDS4.mdl
- DDS(快速正交调制）生成正弦波形，利用相位累加字进行累加，查找查找表内容输出正弦数据，在通信领域应用很多，我采用的是matlab的simulink进行前期仿真-DDS (fast quadrature modulation) to generate sine wave, the use of the word to accumulate phase accumulation, content output sine lookup table lookup data in many applic
基于FPGA的多路同步脉冲发生器设计1
- 采用FPGA（现场可编程门序列）编写VHDL语言设计多路同步脉冲发生器，对信号进行分频处理，实现四路信号相位相差T/16和T/8的延迟相位输出，实现的四路脉冲与传统的脉冲同步器不同，它具有高集成度，高通用性，容易调整和高可靠性等特点。(Using FPGA (field programmable gate sequence) to write VHDL language to design multi-channel synchronous pulse generator, to divide