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搜索资源列表

  1. nsdge

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  2. Rapid expansion of random spanning tree algorithm, Matlab wavelet analysis on complex, matlab implements five gray correlation degree computing model.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-29
    • 文件大小:9216
    • 提供者:fennanning
  1. bist 2017 paper

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  2. A new low-power (LP) scan-based built-in selftest (BIST) technique is proposed based on weighted pseudorandom test pattern generation and reseeding. A new LP scan architecture is proposed, which supports both pseudorandom testing and deterministi
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-24
    • 文件大小:1568768
    • 提供者:Maddy619
  1. 30085

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  2. turbo c writing, and random fireworks animation, size, color, make their own adjustments. the the
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-28
    • 文件大小:2048
    • 提供者:assad
  1. vhdl_rand

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  2. Linear Feedback Shift Register (LFSR)/Random number generator
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-01
    • 文件大小:113664
    • 提供者:sheldon01
  1. Random_creat_2017

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  2. 产生8bit随机数,采用线性反馈移位寄存器(The 8bit random number is generated by using linear feedback shift register)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-02
    • 文件大小:101376
    • 提供者:haha40508
  1. pseudo_random

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  2. 基于vivado Verilog的伪随机数发生器,采用LFSR算法,并对其进行了升级,使用反馈级联的思想,从最大周期为2^n提升为原来的3-5倍(Based on vivado Verilog pseudo random number generator, using LFSR algorithm, and upgrade it, using the idea of feedback cascade, from the maximum cycle of 2^n to 3-5 times the
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-02
    • 文件大小:1889280
    • 提供者:9901tzh
  1. lab2B(4)LFSR

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  2. 实现4位二进制随机数的产生的verilog代码(Implementation of generation random 4 bits code in verilog)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-22
    • 文件大小:1024
    • 提供者:电聪骑风
  1. random_check

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  2. 随机码流中的报文捕捉器,Verilog编写,本报文捕捉器用于记录报文中数字信号“1”的个数。当报文捕捉器检测到随机码流中出现“1101”的序列后,确认为报头,并开始对后续正式报文中的“1”进行计数,针对AX516系统开发板(A message trap in a random stream, written by Verilog, is used to record the number of "1" in a message. When the packet capture
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-22
    • 文件大小:975872
    • 提供者:wanwan000
  1. 20180125_5M_01

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  2. 基于verilog产生伪随机二进制序列,序列速率为5M(A pseudo-random binary sequence based on verilog.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-22
    • 文件大小:4717568
    • 提供者:沿途ing
  1. at7_ex04

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  2. 通过LED闪烁控制器的代码,使用Vivado工具配置定义一个IP核,在用户工程中可随意添加这个IP核作为设计的一部分,如同Vivado自带的IP核一样方便调用和集成。(Through the code of the LED scintillation controller, the Vivado tool is configured to define a IP core, and the IP kernel can be added as part of the design at rando
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-05-01
    • 文件大小:1833984
    • 提供者:24fh
  1. 16QAM

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  2. 可以实现随机序列和16QAM的仿真,verilog语言编程,modelsim和QUARTUS联合仿真(It can realize the simulation of random sequence and 16QAM, Verilog language programming, Modelsim and QUARTUS co simulation.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-05-01
    • 文件大小:5567488
    • 提供者:vincent-7
  1. m4

    0下载:
  2. 小m4伪随机码产生+AMI编码 电路图形式,两者可分开(produce pseudo-random code,and then get it into AMI code)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-05-06
    • 文件大小:129024
    • 提供者:光暗相间
  1. 0-999随机数

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  2. 1. 设计并实现一个随机数生成电路,每2秒随机生 成一个0~999之间的数字,并在数码管上显示 生成的随机数。 2. 为系统设置一个复位键,复位后数码管显示 “000”,2秒后再开始每2秒生成并显示随机 数,要求使用按键复位。(1. Design and implement a random number generating circuit, which generates randomly every 2 seconds Form a number between 0 and 999 an
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2021-04-13
    • 文件大小:4747264
    • 提供者:Minbadly
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