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ThetaxiaccountingsystembasedonVHDL
- 利用VHDL 语言设计出租车计费系统, 使其实现计费以及预置和模拟汽车启动、停止、暂停等功能, 并设计动态扫描电路显示车费数目, 突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点。此程序通过下载到特定芯片后, 可应用于实际的出租车计费系统中。-The taxi accounting system based on VHDL includes the design of the tariff software , the p reset and simulation ofthe ca
vhdl
- ：以上海地区的出租车计费器为例，利用Verilog HDL语言设计了出租车计费器，使其具有时间 显示、计费以及模拟出租车启动、停止、复位等功能，并设置了动态扫描电路显示车费和对应时间，显示 了硬件描述语言Verilog—HDL设计数字逻辑电路的优越性。源程序经MAX+PLUS Ⅱ软件调试、优 化，下载到EPF1OK10TC144—3芯片中，可应用于实际的出租车收费系统。-: A Shanghai taxi meter area for example, the use of Veri
Digital-Responder
- 数字抢答器① 用EDA实训仪的I/O设备和PLD芯片实现智能电子抢答器的计。 ② 智能电子抢答器可容纳4组参赛者抢答，每组设一个抢答钮。 ③ 电路具有第一抢答信号的鉴别和锁存功能。在主持人将复位按钮按下后开始抢答，并用EDA实训仪上的八段数码管显示抢答者的序号，同时扬声器发出“嘟嘟”的响声，并维持3秒钟，此时电路自锁，不再接受其他选手的抢答信号。 ④ 设计一个计分电路，每组在开始时设置为100分，抢答后由主持人计分，答对一次加10分，答错一次减10分。 ⑤ 设计一个犯规电路，对提
Calendar
- ① 用EDA实训仪的I/O设备和PLD芯片实现数字日历的设计。 ② 数字日历能够显示年、月、日、时、分和秒。 ③ 用EDA实训仪上的8只八段数码管分两屏分别显示年、月、日和时、分、秒，即在一定时间段内显示年、月、日（如20080101），然后在另一时间段内显示时、分、秒（如00123625），两个时间段能自动倒换。 ④ 数字日历具有复位和校准年、月、日、时、分、秒的按钮，但校年和校时同用一个按钮，即在显示年、月、日时用此按钮校年，在显示时、分、秒时则用此按钮校时，依此类推。-① T
qiangdaqi
- verilog hdl实现的三路抢答器，一个复位键，八个数码管，五个LED灯，晶振为12 MHz 采用CPLD 器件为ALTERA 的EPM7064SL-44芯片 -verilog hdl implementation of three-way Responder, a reset button, eight digital control, five LED lights, crystal is 12 MHz ALTERA CPLD device is using the E
qiangdaqilunwen
- verilog hdl实现的三路抢答器，一个复位键，八个数码管，五个LED灯，晶振为12 MHz 采用CPLD 器件为ALTERA 的EPM7064SL-44芯片 -verilog hdl implementation of three-way Responder, a reset button, eight digital control, five LED lights, crystal is 12 MHz ALTERA CPLD device is using the E
chip-reset
- resetter for firewire doc 434
BT656PcolorBarPFPGA
- Altera的EP2C5Q208C8芯片上跑通，后端接tw2880芯片输出上TV，进行验证无误。 i_pclk是27Mhz输入时钟，o_pclk是27Mhz输出时钟；i_clkin是笔者用的开发板50Mhz时钟，只用于生成稳定的复位信号。-Ran on Altera' s EP2C5Q208C8 chip pass, after termination tw2880 chip output on the TV, to verify correct. i_pclk 27Mhz in
fuwei
- 复位算法，在不同芯片中，拷入芯片内的程序需要复位，因此本算法适合复位-Reset algorithm, chip program copyed into the chip needs to be reset, the algorithm is suitable for reset
rom_mem
- 设计14×6 位的ROM，其结构图如图1 所示。其中，reset 为复位按钮，可以采用TEC-CA 平台上的复位脉冲，对应ACEX1K100 型号芯片的管脚ID 为83，Cyclone 的则为240；clock 为时钟脉冲源，可采用TEC-CA 平台上单脉冲按钮，对应ACEX1K100 型号芯片管脚ID 为 79，Cyclone 的则为29；dout 为ROM 单元的输出引脚。-Design 146 of the ROM, the structure shown in Figure
nixietubenew
- FPGA片上运动计时器实现，使用数码管显示计时，包含暂停与重置-Movement on the FPGA chip timer implementation, use digital display timing, including pause and reset
mspi
- 通过SPI接口给一段位宽16位长度为8的配置寄存器进行赋值。这些配置寄存器均要求可读可写。并编写激励进行测试，先写后读，验证功能正确性。SPI接口电路的具体要求如下： （1）输入信号为全局复位信号reset，片选信号cs，串行输入时钟信号sclk，串行数据输入信号sdi和串行数据输出信号sdo。 （2）每个传输周期进行一次16位的数据传输。每个传输周期内共传输24比特的数据，其中最开始的两个比特为10时表示读操作，最开始的两个比特为11时表示写操作，接着6个比特表示地址信息，再接下来
ddr_sdram
- 包含ddr_sdr_conf_pkg.vhd，reset.vhd，ddr_dcm.vhd，user_if.vhd，ddr_sdram.vhd，Mt46v16m16.vhd以及仿真TB文件；设计采用Virtex ii系列芯片，DDR_SDRAM型号为Mt46v16m16，可用于进行DDR控制的初步学习使用；通过细致了解并进行逻辑控制，可深入理解DDR芯片内部构造； 支持133MHz系统时钟频率，突发长度为2，可进行读、写、NOP、激活、自刷新配置、预充电以及各ROW/BANK的激活改变等动作，较
rocetech- 加密方法
- FPGA加密主要有 1.配合第三方加密芯片（如ds180等，通过控制程序复位使能实现） 2.自带加密逻辑硬核(如5/6/7系列中的BbRAM和eFUSE存储密钥实现) 主要讲述一下如何用自带的IP进行加密逻辑。(FPGA encryption mainly 1. With third-party encryption chip (such as ds180, etc., reset by controlling the program to enable) 2. Comes with
Wavemaster_W5300
- 用FPGA语言，基于W5300芯片实现TCP/IP协议的网络传输，将W5300部分程序实现IP封装，只有输入输出管脚和时钟，复位等管脚(FPGA language is used to realize the network transmission of TCP/IP protocol based on W5300 chip. The W5300 part of the program realizes IP packaging, and only the input and output p