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搜索资源列表

  1. FPGAdigitaltimer

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  2. 本设计要实现一个具有预置数的数字钟的设计,具体要求如下: 1. 正确显示年、月、日 2. 正确显示时、分、秒 3. 具有校时,整点报时和秒表功能 4. 进行系统模拟仿真和下载编程实验,验证系统的正确性 -designed to achieve this with a number of preset clock design, and specific requirements are as follows : 1. Display correctly, , 2. d
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:490.91kb
    • 提供者:wangpeng
  1. kt3tuo

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  2. 基于FPGA的多功能数字钟系统(层次化设计)拓展功能包括:报时、校时校分、6到18点时段控制亮灯-Multi-functional digital clock system (hierarchical design) in the FPGA-based development features include: timekeeping, school Calibration of 6-18 hours to control lighting
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:560.19kb
    • 提供者:cynthia
  1. Verilog

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  2. Verilog(第四版),系统的介绍学Verilog的实用书籍。-Verilog (Fourth Edition), system Verilog practical introduction to school books.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-19
    • 文件大小:5.08mb
    • 提供者:
  1. shizizhong

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  2. 利用QuartusII7.0、MATLAB以及SmartSOPC实验系统进行多功能数字钟的设计是本次试验的主要内容。该数字中需包含的功能主要有:分频、校时校分、清零、动态显示、整点报时、闹钟闹铃、秒表以及24小时制和12小时制的转换等。-QuartusII7.0, MATLAB, and SmartSOPC experimental system for the design of multi-function digital clock is the main content of the t
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:248.52kb
    • 提供者:shimaomao
  1. gtd

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  2. 近年来,随着交通流量的日益增大,在城市道路上为了缓和行人过马路时车辆与行人争抢道路这一矛盾,在一些行人过马路比较集中的路段如学校、商场等门口的人行横道上加装了人行横道信号灯。 本系统采用单片机AT89C51为核心器件来设计开发交通灯控制器,设计开发人行横道交通灯系统,使系统实用性更强、操作更为简单。 1.在人流量不很多的时候,黄色信号灯以1s闪烁,提醒车辆慢行通过,行人确保安全下通过。 2.在放学、下班、节假日人流量高峰期,按下信号灯的控制按钮,交通灯信号系统时序工作。-In r
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:62.2kb
    • 提供者:刘清源
  1. shuzizhong

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  2. 本数字钟可实现正常计时,支持12小时和24小时两种计时方式的切换,允许用户手动调时和整点报时功能。 系统对外向用户提供了两个按键:功能键和调整键.功能键用于功能选择,调整键用于相关的时间调整. 当接通电源后系统便开始正常计时,如果按一下功能键,则进入调小时模式,再按一次则进入调分模式,再按则进入12/24小时模式选择设定,再按则恢复到正常计时状态. 在正常计时状态下,用户可以选择12或24小时的计时方式,第六个数码管的右下方小点亮表示是12小时模式,不亮表示24小时。整点报时时,六个数码管的
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:17.42kb
    • 提供者:ggy
  1. lab14

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  2. DE2平台上实现的数字钟,包含时、分、秒的24小时制时间系统,有校时,准点报时,整点广播等功能。-DE2 platform digital clock, contains, minutes, seconds, 24-hour time system, school, prospective point of time, the whole point of broadcasting.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-16
    • 文件大小:1.09mb
    • 提供者:DYQ
  1. digital_clock

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  2. 数字钟的设计,系统分为5个模块,Freq_div模块,Clock_cnt模块,Clock_ctl模块,Key_ctl模块和Display模块。系统目标:用8个LED 显示时间,如9点25分10秒显示为,09-25-10。(2)设置2个按键,按键SET用于工作模式选择,按键UP用于校时。-Digital clock design, the system is divided into five modules, Freq_div module, Clock_cnt module, Clock_ct
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-09
    • 文件大小:1.52mb
    • 提供者:李龙
  1. FPGA_JOW

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  2. 本设计为学校打铃管理系统,使用VHDL设计,根据打铃功能不同输出不同的音乐,工作模式包括正常上课模式、考试模式、放假模式-The design management system for the school bell, the use of VHDL to design, according to different output different music in Bell functions, working modes including normal class mode, test
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-11
    • 文件大小:2.33mb
    • 提供者:li
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