// Inputs --- // DMACSREQ_i -- The 16-bit signal which stores the single request of all the 16 devices // DMACBREQ_i -- The 16-bit signal which stores the burst request of all the 16 devices // hclk_i -- Clock signal // hresetn_i -- Active l

数字秒表的VHDL代码。当设计文件加载到目标器件后，设计的数字秒表从00-00-00开始计秒。，直到按下停止按键（按键开关S2）。数码管停止计秒。按下开始按键（按键开关S1），数码管继续进行计秒。按下复位按键（核心板上复位键）秒表从00-00-00重新开始计秒。-The VHDL code for digital stopwatch. When the design document loaded into the target device, the designed digital stop

设计要求(黑体小四，1.5倍行距，段前0.5行) 1）密码预先在内部设置，可以设置任意位密码，这里采用6位十进制数字作为密码； 2）密码输入正确后，密码器将启动开启装置。这里密码器只接受前6位密码输入，并以按键音提示，多余位数的密码输入将不起作用； 3）允许密码输入错误的最大次数为三次, 密码错误次数超过三次则进入死锁状态, 并发出警报 4）报警后，内部人员可以通过按键SETUP使密码器回到初始等待状态； 5）密码器具有外接键盘，可以用来输入密码和操作指令； -Desi

与单片机相比，用CPLD/FPGA器件更适合于直接对高速AD采样控制。本实验接口器件为ADC0809，根据ADC0809的工作时序使用CPLD产生该控制信号，CPLD启动AD转换后，得到的数据送至单片机并在PC机及数码管上显示AD转换结果。-Compared with the microcontroller, CPLD/FPGA devices more suitable for direct sampling control of high-speed AD. The interface of