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用FPGA模拟VGA时序、模拟PS/2总线的键盘接口VHDL源代码，基于Xilinx spartan3-VGA FPGA timing simulation, simulation PS / 2 keyboard interface bus VHDL source code, Based on Xilinx spartan3
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VHDL开发的计数器。源程序不复杂，应该都能看懂。最重要的注意：是时序问题-VHDL development of the counter. Source code is not complicated, should be able to understand. The most important Note : Timing is the issue
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verilog hdl FPGA vga时序显示经典源程序 很实用的-verilog hdl FPGA vga display timing source
code very useful
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本源码为Nios II的开发示例,主要演示Nios II的定时中断器的应用。开发环境QuartusII。
本示例十分经典，对基于SOPC开发的FPGA初学者有很大帮助。-The source code for the Nios II development of an example, the main demonstration Nios II interrupt timing device applications. Development environment QuartusI
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Verilog作业 ：自己写的源码输入，补码输出的，由状态机控制的四位加法器，为保证时序，加法器模块为超前近位加法器，包含测试台，通过 Modelsim 、Synplify仿真。-Verilog operation: the source code to write their own input, complementary code output by the state machine to control the four adder, in order to ensure timing
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verilog编写的一个交通灯程序，利用状态机实现。压缩包内有说明文档，源代码及时序截图-verilog prepared a program of traffic lights, the use of state machine to achieve. Compressed packet, there are documentation, source code and timing Screenshots
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msp430单片机用IO口模拟总线时序，与FPGA进行交互的程序，附源代码，verilog，有简单文档。-msp430 I single-chip analog IO bus with timing, with the FPGA interactive process, with the source code, verilog, a simple document.
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xilinx公司原版的DDR时序控制源码.-xilinx' s original source code of the DDR timing control.
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高楼电梯自动控制系统(Windows平台上运行的ispLEVER编程软件。
):
1统控制的电梯往返于1-9层楼。
2客要去的楼层数可手动输入并显示（设为A数）。
3梯运行的楼层数可自动显示（设为B数）。
4A>B时，系统能输出使三相电机正转的时序信号，使电梯上升；
当A<B时，系统能输出使三相电机反转的时序信号，使电梯下降；
当A=B时，系统能输出使三相电机停机的信号，使电梯停止运行并开门；
5是上升还是下降各层电梯门外应有指示，各层电梯门外应有使电
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用EDA仿真软件做的一个数字钟设计实验，能够实现小时、分钟、秒的60进制计时。是我的课程设计全部源码哦~-EDA simulation software to do with a digital clock design experiments, to achieve hour, minute, second of 60 Hex timing. Curriculum design is all the source code of my oh
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该压缩包包含了i2c core设计所需的详细时序说明书以及用verilog编写的core的源代码、仿真模块。-The archive contains the i2c core design specifications required for the detailed timing and preparation of the core with the verilog source code, the simulation module.
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I2C总线大全
I2C器件的操作
I2C总线C语言源程序
I～2C总线串行通信技术及其应用
I2C总线时序分析及其模拟
i2c总线协议(中文版)-Daquan I2C-bus I2C bus I2C device operation C language source code I ~ 2C bus serial communication technology and its applications Analysis and Simulation of I2C Bus T
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智能打铃系统源代码 功能题目名称： 基于FPGA的智能打铃系统的设计
基本要求：1、基本计时和显示功能（用12进制显示）：包括上下午标志；
2、能够设置当前时间；
3、能够实现基本打铃功能，规定：
上午06：00起床铃，打铃5s,停2s，再打铃5s；
下午10：00熄灯铃，打铃5s,停2s，再打铃5s。
重点研究问题：进行模块划分，并实现各模块的功能；
-Smart features a bell system source code Title Name:
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采用ＦＰＧＡ进行的鼠标键盘扫描代码。内附有源代码和仿真时序图。-FPGA for the mouse using the keyboard scan code. Containing source code and simulation timing diagram.
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hc11 timing source code and simulation in Verilog program
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EDA技术以EDA软件工具为开发环境，以可编程逻辑器件为实验载体，实现源代码编程和仿真功能。VHDL作为一种标准化的硬件描述语言用于描述数字系统的结构、行为、功能和接口。本设计提出了一种基于VHDL语言的编码器和译码器的实现方法。编码器与译码器是计算机电路中基本的器件，本课程设计采用EDA技术设计编码和译码器。编码器由8线-3线优先编码器作为实例代表，译码器则包含3线-8线译码器和2线-4线译码器两个实例模块组成。课程设计采用硬件描述语言VHDL把电路按模块化方式进行设计，然后进行编程、时序仿
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verilog hdl FPGA PS2时序控制接口源代码 很经典 很实用-verilog hdl FPGA PS2 timing control source
code it is very useful and perfect
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EEPROM读写控制器，源代码，仿真时序图，以及仿真结果-EEPROM read and write controller , source code, simulation timing diagram and simulation results
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基于FPGA的VGA接口时序 分辨率 640*480 源代码-Based on the source code of the FPGA VGA interface timing resolution 640* 480
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FPGA控制SRAM读写时序源码，代码桂发，新手一看就懂-FPGA control SRAM write timing source code Guifa novice understand at a glance
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