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  1. testeVHDL

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  2. vhdl um teste com muita coisa interessante ae pra ver
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:136.72kb
    • 提供者:renan
  1. 100111210253

    0下载:
  2. 关于FPGA显示的程序,很实用,希望旅游时间下载,如有合作的请加我-about the code of FPGA
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:948.37kb
    • 提供者:my name
  1. girassol

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  2. Projeto de um Girassol.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:943byte
    • 提供者:Eduardo
  1. ps_ms

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  2. 在PS2-MS接口上接上PS2鼠标,当设计文件加载到目标器件后,在数码管上显示鼠标的座标值,移动鼠标座标值会发生改变。按复位键座标值回到起始座标。-In der PS2-MS-Interface mit dem PS2-Maus, wenn die Design-Datei in das Zielgerä t geladen wird, die digitale Rö hre die Maus-Koordinaten anzuzeigen, bewegen Sie die Mau
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:137.18kb
    • 提供者:刘渝
  1. pin-lv-ji

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  2. 设计的是一个数字频率计,通过八个七段数码管显示频率值。系统时钟选择的50M的时钟,闸门时间为1s(通过对系统时钟进行分频得到),在闸门为高电平期间,对输入的频率进行计数,当闸门变低的时候,记录当前的频率值,并将频率计数器清零,频率的显示每过2秒刷新一次。被测频率通过一个拨动开关来选择是使用系统中的数字时钟源模块的时钟信号还是从外部通过系统的输入输出模块的输入端输入一个数字信号进行频率测量。当拨动开关为高电平时,测量从外部输入的数字信号,否则测量系统数字时钟信号模块的数字信号。(附详细PDF文档介
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:662.21kb
    • 提供者:刘渝
  1. opencpu32

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  2. OPENCCPU 32 bits/Nã o é possível projetar sistemas digitais sem entender alguns blocos básicos, tais como portas lógicas e flip-flops. A maioria dos circuitos digitais baseados em portas lógicas e flip-flops é normalmente projetada a partir d
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-13
    • 文件大小:27.81kb
    • 提供者:MOHAMED
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