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- 数字电路设计与verilog编程实现，主要实现专用复杂的电路系统。-Digital Circuit Design and Verilog programming, mainly dedicated to achieve complex circuit system.
fir
- 数字电路设计中的，fir滤波器设计，我做的是8位宽的，利用vhdl实现，附带了完整的代码，报告，我没有对我的信息进行删除，是希望大家能够诚实的利用这个代码，提高自身本领。-Digital circuit design, fir filter design, I am doing is 8 bits wide, using vhdl implementation, with a complete code, the report, I did not delete my information i
Trafficlight
- 数字电路设计试验中用Verilog语言实现的 交通灯源码-Digital circuit design using Verilog language test traffic light source
jdclk
- 利用verilog实现的步进延迟电路，是数字示波器的核心部分。-Using verilog implementation step delay circuit, is the core of the digital oscilloscope.
Counter
- 用VERILOG语言实现的74*163 计数器，代码十分简单易懂，适合数字逻辑电路实验的初学者-With the VERILOG language implementation of the 74* 163 counter, the code is very simple and easy to understand, suitable for digital logic circuit experiment for beginners
Verilog-Design
- 复杂数字电路逻辑设计与实现，主要涉及算法的实现和具体的应用，很适合初学者入门-Logic design and implementation of complex digital circuits, mainly related to the implementation of the algorithm and the specific application, it is suitable for the beginner
EX4
- 基于可编程器件设计的一个电路，可以实现矩阵键盘的连续输入和数码管的移位显示功能。 1)连续按下按键0~9 、A~E，数字和字母将依次显示在4 位数码管上。 2) 按下F 时，数码管上不显示 F，当前显示的数字按一定频率闪烁。直至按下其他数字和字母后，再次稳定显示4 个数字。以此类推。 3)任何时刻按下实验板上的RST 键，可将电路清零. -Verilog, QuartusII run correctly, can be downloaded to the FPGA. Could
second
- 利用Verilog HDL语言进行数字系统设计实现秒表的设计，涵盖原理图设计、文本设计以及进行波形仿真，并有对应的报告。报告中还包括BCD/7段译码集成电路74LS47仿真实验、单管分压式稳定工作点偏置电路仿真实验和8路智力竞赛抢答器电路设计-Use Verilog HDL language design and implementation of digital systems design stopwatch, covering schematic design, text, design,
FPGA_AND_ASIC
- 首先要知道自己在干什么？数字电路(fpga/asic)设计就是逻辑电路的实现，这样子说太窄了，因为asic还有不少是模拟的，呵呵。我们这里只讨论数字电路设计。实际上就是如何把我们从课堂上学到的逻辑电路使用原理图(很少有人用这个拉)，或者硬件描述语言(Verilog/VHDL)来实现，或许你觉得这太简单了，其实再复杂的设计也就是用逻辑门电路搭起来的。你学习逻辑电路的时候或许会为卡拉图，触发器状态推倒公式而感到迷惑，但是其实有一点可以放心的是，实际设计中只要求你懂得接口时序和功能就可以了，用不着那么
StopWatch
- 利用Verilog实现数字秒表（基本逻辑设计分频器练习） 设置复位开关。当按下复位开关时，秒表清零并做好计时准备。在任何情况下只要按下复位开关，秒表都要无条件地进行复位操作，即使是在计时过程中也要无条件地进行清零操作。 设置启/停开关。当按下启/停开关后，将启动秒表输出，当再按一下启/停开关时，将终止秒表的输出。 采用结构化设计风格描述，即先设计一个10分频电路，再用此电路构建秒表电路。(Using Verilog to realize digital stopwatch (basic l
Clock
- 本设计实现了一种基于FPGA的数字时钟设计，应用Verilog硬件描述语言进行数字电路设计，采用自顶向下的方法将电路系统逐层分解细化，设计数字时钟总体结构、各模块及相应具体电路。在Quartus II 9.0工具软件环境下编译、仿真。最后下载到FPGA实验平台进行测试。本数字时钟具有显示时间、通过按键校准时间、整点报时等功能。(This design realizes a digital clock design based on FPGA, uses the Verilog hardware
CNN
- THU微纳电子系ic设计课程大作业，使用verilog实现CNN加速器，含一层卷积和池化，仿真通过。(a CNN accelerator written in VerilogHDL, including one conv layer and one pooling layer, simulation passed)
双电梯控制器
- 使用verilog实现的双电梯控制器，1-9层，仿真通过(a bi-elevator controller written in VerilgHDL, which has floor1-9, simulation passed)