CDN加速镜像 | 设为首页 | 加入收藏夹
当前位置: 首页 资源下载 源码下载 嵌入式/单片机编程 VHDL编程 搜索资源 - window

搜索资源列表

  1. wavefetch

    0下载:
  2. ModelSim的波形比较的功能可以将当前仿真与一个参考数据(WLF文件)进行比较,比较的结果可以在波形窗口或者列表窗口中查看,也可以将比较的结果生成一个文本文件-ModelSim waveform can be compared to the current functional simulation with a reference (WLF paper ), the results can be compared in the waveform window or window List
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:3.71kb
    • 提供者:cyberworm
  1. ledleft

    0下载:
  2. xilinx的SPARTAN-3E入门开发板实例 根据官方公布的led移动范例改写。 原范例仅提供了源代码、烧写文件以及dos窗口下使用的烧写bat文件。 本实例采用了ise7.1i创建,在ise下重建整个工程,有助于初学者理解使用。-xilinx the SPARTAN-3E portal development board examples According to the official announcement led to the mobile Examples rewr
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:383.91kb
    • 提供者:韩兆伟
  1. i2s_interface

    0下载:
  2. - I2S top level test bench. Two transmitters and two receivers are instantiated, one each in slave and master mode. Test result is displayed in the log window, there should be no errors.-- I2S top level test bench. Two transmitters and two receivers
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:514.62kb
    • 提供者:Shahzad
  1. firshuzilvboqi

    0下载:
  2. :介绍了基于FPGA的FIR数字滤波器的设计与实现,该设计利用Matlab工具箱设计窗函数计算FIR滤波器系数,并通过VHDL层次化设计方法,同时FPGA与单片机有机结合,采用C51及VHDL语言模块化的设计思想及进行优化编程,有效实现了键盘可设置参数及LCD显示。结果表明此实现结构能进一步完善数据的快速处理和有效控制,提高了设计的灵活性、可靠性和功能的可扩展性。 -: This paper presents FPGA-based FIR digital filter design and
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:7.26kb
    • 提供者:佘斌
  1. fpga_sec

    0下载:
  2. 学习使用波形比较功能的基本方法,ModelSim的波形比较的功能可以将当前仿真与一个参考数据(WLF文件)进行比较,比较的结果可以在波形窗口或者列表窗口中查看,也可以将比较的结果生成一个文本文件-Learning to use the wave function of the basic method of comparison, ModelSim wave function can be compared with a reference current simulation (WLF fil
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:7.38kb
    • 提供者:崔慧娟
  1. xapp860

    0下载:
  2. 16通道DDR的LVDS接口(VHDL,Verilog and doc)-16-Channel, DDR LVDS Interface with Real-Time Window Monitoring
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:634.93kb
    • 提供者:wicky
  1. finestre

    0下载:
  2. hanning window correlator and rom
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:3.51kb
    • 提供者:alessandro
  1. LPC2DDR2

    0下载:
  2. Module Function Descr iption: This module allows a SPI ROM to be used in a LX/CS5536 system. Details are below: 1.Provide a memory window to the SPI EPROM at FFF80000h-FFFFFFFFh (512KB). 2.Provide an interface to the SPI bus to allow the
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:8.49kb
    • 提供者:吴羽中
  1. firfilter

    0下载:
  2. FIR滤波器:自定滤波器的类型(低通,高通或带通)、设计指标(通带截止频率、通带波纹、阻带截止频率、阻带衰减) 1、根据指标选择合适的窗函数,用窗口设计法设计符合指标的FIR滤波器;并验证其性能是否满足预定指标。 -FIR filters: Custom filter types (low pass, high pass or band-pass), design specifications (passband cutoff frequency, passband ripple, st
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:1.68kb
    • 提供者:milijly
  1. xb

    1下载:
  2. 用汉宁窗设计一个FIR高通数字滤波器,满足以下参数要求:通带边界频率ωp=0.7π,通带内衰减函数αp=0.4dB;阻带边界频率Ωs=0.4π,阻带内衰减函数为αs=55dB。-With the Hanning window design an FIR high-pass digital filter to meet the requirements the following parameters: passband edge frequency ωp = 0.7π, pass-band at
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:123.15kb
    • 提供者:xbwu1
  1. meanFilter

    0下载:
  2. This is a variable length window averaging filter that uses an MCP3002 ADC with SPI interface to sample an analog input, and has a PWM that can be run through a low-pass filter to produce an analog output. The design was simulated in Modelsim with no
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-24
    • 文件大小:16.32kb
    • 提供者:Kelton
  1. Fir_20

    0下载:
  2. 根据kaiser窗函数实现了Fir滤波器的设计,用于图像处理方面-Achieved under the kaiser window function Fir filter design for image processing ...
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:7.28kb
    • 提供者:
  1. 99341857matlab

    0下载:
  2. FFT algorithms FFT, IFFT, power spectrum calculation, including the Hamming window, Hanning window, triangle window, Blackman window, 4 term Blackman-Harris window of several of the power spectrum window function computing power.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:3.26kb
    • 提供者:firdausmustaffa
  1. FORM_FRONT

    0下载:
  2. 设置窗体的属性,使当前窗体保持在弹出窗体的前面。-Set the form' s properties so that the current form is maintained at the front of the pop-up window.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:34.01kb
    • 提供者:hl
  1. vga

    0下载:
  2. SPARTAN3AN VGA test it s for starters to get the idea about how to use vga port on spartan3an kit. in this code , first 50mhz clock used to create a 25 mhz clock to use in vga snchronization . then a simple window is created on the screen -SPARTA
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:1.27kb
    • 提供者:gasd
  1. PIANo

    0下载:
  2. (1)下载“KX232_PIANO_C5T”文件夹中的sof文件。 (2) 接上串行通信线,与PC机通信。 (3)在“FOR_PC_FILE”文件夹中,双击打开上位机软件“SEND”,按键盘上的“1、2、3.。。”即可弹琴。SEND窗口即显示对应的ASIC码。-(1) Download " KX232_PIANO_C5T" folder in the sof file. (2) connected to the serial communication lines, a
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:47.93kb
    • 提供者:袁方
  1. uvo_role

    0下载:
  2. 用户角色模型的函数,模仿window,版本为PB-A function of user role model, imitation window, version PB
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:764byte
    • 提供者:tht
  1. FPGA-based-FIR-filter-implementation

    0下载:
  2. 基于FPGA的FIR滤波器的实现,提出一种采用现场可编程阵列器件FPGA并利用窗函数法实现线性FIR数字滤波器硬件电路的方案。-FPGA-based FIR filter implementation using field programmable gate array is proposed device FPGA and using the window function method for linear FIR digital filter hardware circuit progr
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:235.74kb
    • 提供者:doujiang
  1. 3P3_wimdow

    0下载:
  2. 图像插值算法,窗口为3*3,用于图像的除去死点,以及提高清晰度或者使图像柔和-3*3 window
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:3.25kb
    • 提供者:杨开峰
  1. testbench(xilinx)

    0下载:
  2. Testbench 不仅要产生激励也就是输入,还要验证响应也就是输出。当然也可以只产生 激励,然后通过波形窗口通过人工的方法去验证波形,这种方法只能适用于小规模的设计-The Testbench not only to generate incentives to input, verify that the response is output. Of course, can only produce Incentive, and then the waveform by the wa
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:88.4kb
    • 提供者:宏红
« 12 »
搜珍网 www.dssz.com