搜索资源列表
6FloorLift
- 设计一个6层电梯控制器。电梯控制器是按照乘客的要求自动上、下的装置。 1、每层电梯入口处设置上下请求开关，电梯内设有顾客到达层次的停站请求开关。 2、设有电梯所处位置指示装置以及电梯运行模式（上升或者下降）指示装置。 3、电梯每秒升降一层楼。 4、电梯到达有停站请求的楼层，经过1秒电梯门打开，开门4秒后，电梯门关闭（开门指示灯灭），电梯继续运行，直至执行完最后一个请求信号后停留在当前层。 5、电梯能记忆电梯内外所有请求信号，并按照电梯运行规则按顺序响应，每个请求信号保留至有电
daima.用VHDL语言设计一个数字秒表
- 用VHDL语言设计一个数字秒表： 1、 秒表的计时范围是0秒~59分59.99秒，显示的最长时间为59分59秒。 2、 计时精度为10MS。 3、 复位开关可以随时使用，按下一次复位开关，计时器清零。 4、 具有开始/停止功能，按一下开关，计时器开始计时，再按一下，停止计时。系统设计分为几大部分，包括控制模块、时基分频模块、计时模块和显示模块等。其中，计时模块有分为六进制和十进制计时器。计时是对标准时钟脉冲计数。计数器由四个十进制计数器和两个六进制计数器构成，其中毫秒位、十毫秒位、秒位和
vhdl4.rar
- 数字密码锁： 1.系统具有预置的初始密码“00000001”。 2.输入密码与预存密码相同时，开锁成功，显示绿灯，否则开锁失败，显示红灯。 3.具有修改密码功能。修改密码时，先开锁，开锁成功才可以修改。 4.系统同时具有关锁功能。关锁后，显示红灯。 5.密码由拔码开关表示，开锁由按键表示。 6具有一个复位按键。按键后，回到初始状态。 ,The number of locks: 1. System has preset the initial password 00000001.
qiangdaqi.rar
- 用verilog编写的抢答器，当主持人宣布“开始比赛”，系统初始化，选手进入“抢答状态”。当某一选手首先按下抢答开关时，相应的指示灯亮，此时抢答器不再接受其他输入信号。电路具有累计分控制（分别用４个４位选手的积分——十六进制数），由主持人控制“加分”。“加分”加分完毕，开始下一轮抢答。电路还可以设有回答问题时间控制。 ,Answer using Verilog prepared, and when the host announced the " start game" , t
lift.rar
- （1）用VHDL实现四层电梯运行控制器。 （2）电梯运行锁用一按钮代替（开锁上电），低电平可以运行，高电平不能运行。 （3）每层电梯入口处设有上行、下行请求按钮，电梯内设有乘客到达层次的停站要求开关，高电平有效。 （4）有电梯所处楼层指示灯和电梯上行、下行状态指示灯。 （5）电梯到达某一层时，该层指示灯亮，并一直保持到电梯到达另一层为止。电梯上行或下行时，相应状态指示灯亮。 （6）电梯接收到停站请求后，每层运行2秒，到达停站层，停留2秒后门自动打开，开门指示灯亮，开门6秒后电梯自动关门
V3(2)
- 设计一个7段数码管译码器，带数码管的4位可逆计数器 [具体要求] 1. 7段数码管译码器 使用拨码开关SW3, SW2, SW1, SW0作为输入，SW3为高位，SW0为低位。 将输出的结果在HEX1，HEX0显示。当输入为‘0000’~‘1111’显示为00~15， 2. 带数码管的4位可逆计数器 将实验三的结果在数码管上显示。结合上次实验，将4位可逆计数器，数码管显示，分别作为两个子模块，实现在数码管上显示的4位可逆计数器。-Design of a 7-s
lift
- 设计一个八层楼房自动电梯控制器，用八个 LED显示电梯行进过程，并有数码管显示电梯当前所在楼层位置，在每层电梯入口处设有请求按钮开关，请求按钮按下则相应楼层的LED 亮。 -Design a controller, eight-story buildings, escalators, moving elevator with eight LED display process, and a digital display where the floor lift the current loc
word
- Code was successfully implemented within ALtera FPGA with Quartus 6.0. It presents two polish own female names: ULA and ALA whose are scrolling on the 4-columns crystal LED. When you press the switch it will turn from ULA into ALA and continue scroll
stamp_seller
- 一个自动售邮票的控制电路。 用两个发光二极管分别模拟售出面值为六角和八角的邮票，购买者可以通过开关选择一种面值的邮票，灯亮时表示邮票售出。用开关分别模拟一角、五角和一元硬币投入。用发光二极管分别代表找回剩余的硬币。 要求：每次只能售出一枚邮票；当所投硬币达到或超过购买者所选面值时，售出一枚邮票，并找回剩余的硬币回到初始状态；当所投硬币值不足面值时，可以通过一个复位键退回所投硬币，回到初始状态。-An automatic control circuit sell stamps. With
sevenvote
- 本设计师一个7人表决器，用7个开关作为7个输入变量，输入变量是 1 时表示赞同，输入变量为 0 时表示不赞同。-The designer of a voting machine 7 with 7 switch 7 as input variables, input variables is a' 1 ' when agreed input variables for the' 0' that do not agree with.
Electronic_Calendar_Based_On_FPGA
- 本项目主要是利用FPGA技术实现电子日立的功能，显示年月日星期，显示格式为：“年. 月. 日. 星期”，其中年月日星期均为可调电路。该项目共有七个模块：星期控制电路、日期控制电路、月份控制电路、年份控制电路、选择月份电路、扫描显示电路和调节电路。总体思路是：星期和日期控制电路共用一个脉冲信号；日期的进位反馈给调节电路，再通过调节电路中的开关控制选择月份和月份控制电路的脉冲信号，以起到随时调节月份的作用；同理，月份控制电路的进位反馈给调节电路以随时调节年份。-The project is main
diantivhdl
- 电梯的vhdl设计，6层楼含开关门，警报，内部请求，外部请求-Vhdl elevator design, six floors with switch doors, alarm, internal requests and external requests
switch
- 基于FPGA的转换器，实现数制之间的转换，是新熟悉FPGA的初学者的学习很好的资料。-FPGA-based converter, to achieve the conversion between the number of the system is a new beginners are familiar with FPGA-learning good information.
pingpang
- 两人乒乓球游戏机是用9个发光二极管代表乒乓球台，用点亮的发光二极管按一定的方向移动来表示球的运动。在游戏机的两侧各设置一个开关，即击球开关Hit A，HitB。甲乙二人按乒乓球比赛规则来操作开关。当甲按动击球开关时，靠近甲的第一个二极管亮，然后发光二极管由甲向乙依次点亮，代表乒乓球的移动。当球过网（中点）时，乙方可以击球。若乙方提前或是没击中球则判乙方失分，甲方的计分牌自动加分。然后重新发球，比赛继续。比赛直到一方分数达到11分时，比赛结束。 -Two table tennis game w
rtl
- STOPWATCH,alarm,clock 功能的数字钟-General Digital Clock Clock setting with Switch – Use Key_up and Key_down key to change the number – Use Key_right and Key_left key to change the position – Use set key to start Clock Alarm Function – Use Ala
vga_colorblock
- 本代码已成功运行在SPARTAN3E上，通过自行将约束文件与相应的开关映射，即可完成彩色模块的不同显示。-This coding have successed loading on the SPARTAN3E startboard ,you can map the proper UCF file with switch ,so you can see the different color block changing the switch
Reads-the-DIP-switch-status
- 读取拨码开关状态，用LED灯显示出来。读取操作使用MOVX指令从CPLD中读到拨码开关状态。-Reads the DIP switch status display with LED lights. Read operation using the MOVX instruction read from CPLD DIP switch state.
p3structural
- To Design 1-bit Full Adder using Verilog HDL for all logic gates with switch and gate level modelling.
decoder3_8
- 带有一开一关功能的38译码器,已测试验证可用(an decoder 3 to 8 with switch)
Assignment_2_ver.3
- Small ALU with adder and multiplier, reworked