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  1. ps2mouse_verilog

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  2. 本实验利用PS/2接口实现了与鼠标通信,并将鼠标的按键信息通过D6,D7,D8,D9 来直观的放映,其中D6,D7代表鼠标右键的状态,当鼠标右键没有按下时,D6,D7两 个灯都不亮,当鼠标右键有按下时,D6,D7两个灯同时点亮。与此相同,D8,D9则代 表鼠标左键的状态。而鼠标的移动状态,我们是通过七段数码管来表示,低两位的数 码管表示X轴的移动点数,高两位的数码表示Y轴的移动点数。-the experimental use of PS / 2 interface wit
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:11.87kb
    • 提供者:dragon
  1. testfreq

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  2. 利用示波器的X和Y通道输出采样波形图形 注:显示两个周期。扫频频率100Hz
  3. 所属分类:VHDL编程

    • 发布日期:2014-01-16
    • 文件大小:1.14mb
    • 提供者:张勋
  1. multiplier-accumulator(vhdl)

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  2. 用VHDL语言描述和实现乘法累加器设计,4位的被乘数X和4位的乘数Y输入后,暂存在寄存器4位的寄存器A和B中,寄存器A和B的输出首先相乘,得到8位乘积,该乘积再与8位寄存器C的输出相加,相加结果保存在寄存器C中。寄存器C的输出也是系统输出Z。(原创,里面有乘法部分和累加部分可以单独提出来,很好用) -With the VHDL language to describe the design and realization of multiplier-accumulator, four of
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-23
    • 文件大小:944.51kb
    • 提供者:jlz
  1. DDA_xy

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  2. 运用Verilog 语言进行数字积分法,将X轴和Y轴进行插补运算。-Verilog language using digital integration method, the X axis and Y axis interpolation operations.
  3. 所属分类:VHDL编程

    • 发布日期:2017-02-28
    • 文件大小:1.16mb
    • 提供者:张伟
  1. DE2_VGA3

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  2. The VGA example generates a 320x240 diffusion-limited-aggregation (DLA) on Altera DE2 board. A DLA is a clump formed by sticky particles adhering to an existing structure. In this design, we start with one pixel at the center of the screen and allow
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:1.22mb
    • 提供者:Donghua Gu
  1. disanci

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  2. 5位的操作数X和Y输入后暂存在寄存器A和B中,两位的操作控制码control暂存在寄存器C中,按照control码的不同,分布实现下列操作: 00控制X+Y 01控制X-Y 10控制X and Y 11控制 X xor Y 运算结果暂存在寄存器D中,然后输出。 -5 of the operand X and Y after the temporary importation of A and B in the register, the two operational c
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:398.76kb
    • 提供者:ALEX
  1. logic

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  2. 5位的操作数X和Y输入后暂存在寄存器A和B中,两位的操作控制码control暂存在寄存器C中,按照control码的不同,分布实现下列操作: 00控制X+Y 01控制X-Y 10控制X and Y 11控制 X xor Y 运算结果暂存在寄存器D中,然后输出。 -5 of the operand X and Y after the temporary importation of A and B in the register, the two operational c
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:1.56kb
    • 提供者:ALEX
  1. bb

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  2. 2选1的数据选择器 实现2选1的电路功能,其真值表和电路符号如下图所示。即当s=1时,输出m=y;当s=0时,输出m=x。 -2 Select a data selector circuit to achieve 2 S 1 function, its truth table and circuit symbols shown below. That is, when s = 1, the output m = y when s = 0, the output m = x.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.09kb
    • 提供者:潘小丽
  1. cc

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  2. 在完成2选1数据选择器之后,将信号x和y的位宽由1位扩展为8位-Upon completion of the data selector 2 S 1 after the signal x and y of the bit width from 1 to 8-bit extensions
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.07kb
    • 提供者:潘小丽
  1. MIPS1CYCLE

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  2. MIPS single-cycle processor design in verilog.Instruction memory to the design and initialise it with your assembly code-a. Load the data stored in the X and Y locations of the data memory into the X and Y registers. b. Add the X and Y registers an
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:2.11kb
    • 提供者:chenghao wei
  1. Estimating19609112312005

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  2. Simple exercise that calculate the Taylor expansion of the exponential function. Input variables: degree N vector of evaluation points, x At each step plots the Taylor polynomial and compare with the real function function y=
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:4.32kb
    • 提供者:ali
  1. hw1

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  2. Using the schematic Design Entry Method, design a logic circuit that has two 2-bit inputs X and Y, a 1-bit input CinOrBin, and a 1-bit control input SubAddn. When the control input SubAddn is ‘0’, the logic circuit behaves as a 2-bit adder ( X + Y +
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:356.64kb
    • 提供者:vinay
  1. hw2

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  2. Using the VHDL Entry Method, design a logic circuit that behaves a 2-bit adder ( X + Y + CinOrBin ) with carry-in when the control input SubAddn is ‘0’ and behaves as a 2-bit subtracter ( X – Y – CinOrBin ) with borrow-in when the control input SubAd
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-01
    • 文件大小:613.01kb
    • 提供者:vinay
  1. MousePS_2

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  2. 实现了一个PS-2接口的鼠标接口初始化,和X,Y坐标以及左右按键信息的读取-Implements a PS-2 interface, mouse interface initialization, and X, Y coordinates as well as key information about the reading
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-10
    • 文件大小:2.17mb
    • 提供者:张翰天
  1. AssignmentP4

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  2. Assignment 4: 1. Analyze and simulate the following code lists (code1 and code 2) with the same input signals shown below by presenting POW and OL. If the data type of “a, b, c, d, u, v, w, x, y, z” is declared as std_logic, what will the simulatio
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:168.41kb
    • 提供者:魏攸
  1. sequence_detector

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  2. 序列检测器的设计师用Verilog语言实现的,实现了状态之间的有效处理,在FPGA开发板上可运行-module xulie_check(clk,rst,x,y) output y input clk,rst,x reg y reg [2:0] state parameter s0=0,s1=1,s2=2,s3=3,s4=4,s5=5,s6=6,s7=7 always@(posedge clk or negedge rst)
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-09
    • 文件大小:338.78kb
    • 提供者:zhanghf
  1. disptest

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  2. 模拟示波器的现实程序,有x,y和光标。采用AD5440输出,现实效果很好。(示波器x-y方式)-Analog oscilloscope reality program, there are x, y and cursor. Using AD5440 output, real good results. (Xy oscilloscope mode)
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:414.41kb
    • 提供者:暗海风
  1. PS2mouse

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  2. 应用FPGA开发版的PS2鼠标处理模块,主要讲输入的鼠标ps2_clk ps2_data信号转换为x y方向上的相对位移量-Application development version of PS2 mouse FPGA processing module, the main speaker mouse ps2_clk ps2_data input signal is converted to a relative displacement of the x y direction
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:2.65kb
    • 提供者:吴佳祥
  1. DE2_115_PS2_DEMO

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  2. 完成确定鼠标目前的位置X,Y轴,以及对鼠标三键的检测。-Completion determination mouse current position X, Y-axis, and detection of mouse triple bond.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-28
    • 文件大小:212.29kb
    • 提供者:yanjing
  1. lab4

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  2. 创建一个digital system,让它可以计算:F0 (X+Y)/2-1,F1 (X+Y)/4-1,建立datapath和control unit,最后烧录进板子里观察屏幕示数和led亮灭。-(X+Y)/2-1, F1 (X+Y)/4-1, u5EFA u7ACBdatapath u548Ccontrol () () () () () () () () () () () () () () () () () () () () () () () () () () () () () ()
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-12
    • 文件大小:5.57kb
    • 提供者:j
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