搜索资源列表
CAN协议控制器的Verilog实现
- 基于FPGA的CAN总线控制器，VERILOGHDL源代码，Q2仿真实现。可用。-FPGA-based CAN Bus Controller, VERILOGHDL source code, Q2 Simulation. Available.
verilogpll
- 用verilog语言编写的全数字锁相环的源代码,基于fpga平台-using Verilog language prepared by the DPLL the source code, they simply based on the platform
FPGA_test_frequency
- 本原码是基于Verilog HDL语言的FPGA原程序，主要用于测频率，特点主要是可以更快地测频。实时性更高。-primitive code is based on Verilog HDL FPGA original program, mainly for the measurement frequency, the main features can be faster frequency measurement. Real-time higher.
seven_seg
- 一个verilog代码，该代码很适合初学者熟悉FPGA的开发流程，主要功能为实现七段代码管的显示，主要针对xilinx公司spartan3系列的FPGA-a verilog code that are very suitable for beginners FPGA familiar with the development process, main function of the realization of the code in paragraph 107, xilinx against
epp_sram
- verilog语言编写的FPGA代码。功能为pc机通过epp不断写数到sram中，然后pc发送中断信号打断写过程读取sram中的数据。rar包中包含epp协议，模块文件和测试文件（test）。
adder
- 基于ALTERA 公司cyclone系列FPGA的程序，verilog 实现加法器
fpga-jpeg-verilog
- fpga-jpeg-verilog在fpga平台使用verilog语言进行jpeg算法实现
ip
- usart的verilog代码.rar 包括很多的FPGA ip 源码，可以直接应用 uart_vhdl.zip sl811usb包含源程序.rar mc8051_design.zip mcpu_1[1].05.zip minicpu.zip mmc_lark_original.zip
hdb3
- hdb3的发送端源代码，采用verilog可综合格式书写。已经在多款fpga和cpld芯片成功综合实现。
AD7865test1
- verilog hdl写的利用fpga控制ad7865进行多路ad数据采集的程序源代码。
完整verilog学习代码
- 完整verilog学习代码，
视频采集-verilog
- 基于fpga控制的视频采集程序，使用verilog编写
Serial
- FPGA与PC串口通信的Verilog HDL 程序-FPGA and the PC serial communication procedures Verilog HDL
Music_LiangZhu
- FPGA音乐试验，语言：verilog HDL-A FPGA expperientation which can play music Liangzhu，language：verilog HDL
uart
- fpga 串行口 接收和发送程序，采用verilong语言编写-fpga uart ，receive and send include writed by verilog language
motorrun
- This code is used to drive a unipolar stepper motor using SPARTAN3E FPGA. and coding is done in verilog
Verilog-Programming-specification
- Verilog 编程规范，讲述FPGA编程时应注意的问题。-Verilog Programming specification
FPGA_SOURCE_CODE
- ad9910 FPGA VERILOG 初始化代码，(Ad9910 FPGA VERILOG initialization code)
bcd
- FPGA实现3-8译码器用于实验测试，非常适合于初学者(FPGA implementation decoder)
AESj 加密解密Verilog
- 128位AES加密解密，可以在FPGA上实现